- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄45216 > MC68360FE25 (FREESCALE SEMICONDUCTOR INC) 32-BIT, 25 MHz, RISC PROCESSOR, CQFP240 PDF資料下載
參數(shù)資料
| 型號(hào)： | MC68360FE25 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 25 MHz, RISC PROCESSOR, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁(yè)數(shù)： | 31/962頁(yè) |
| 文件大?。?/td> | 26435K |
| 代理商： | MC68360FE25 |
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Bus Operation
4-50
MC68360 USER’S MANUAL
received BG through the arbitration process, and BGACK must be inactive, indicating that
no other bus master has claimed ownership of the bus.
Figure 4-34 is a flowchart showing the detail involved in bus arbitration for a single device.
This technique allows processing of bus requests during data transfer cycles.
Figure 4-34. Bus Arbitration Flowchart for Single Request
The QUICC has a synchronous arbitration timing mode to reduce the BR to BG delay to one
clock in the idle bus case (see Figure 4-35). Figure 4-36 illustrates the active bus case.
BR is negated at the time that BGACK is asserted. This type of operation applies to a system
consisting of the QUICC and one device capable of bus mastership. In a system having a
number of devices capable of bus mastership, BR from each device can be wire-ORed to
the QUICC. In such a system, more than one bus request could be asserted simultaneously.
BG is negated a few clock cycles after the transition of BGACK. However, if bus requests
are still pending after the negation of BG, the QUICC asserts another BG within a few clock
cycles after it was negated. This additional assertion of BG allows external arbitration cir-
cuitry to select the next bus master before the current bus master has finished using the bus.
The following paragraphs provide additional information about the three steps in the arbitra-
tion process. Bus arbitration requests are recognized during normal processing, HALT
assertion, and when the CPU32+ has halted due to a double bus fault.
GRANT BUS ARBITRATION
1) ASSERT BG
TERMINATE ARBITRATION
1) NEGATE BG (AND WAIT FOR
BGACK TO BE NEGATED)
RE-ARBITRATE OR RESUME
PROCESSOR OPERATION
QUICC
REQUESTING DEVICE
REQUEST THE BUS
1) ASSERT BR
ACKNOWLEDGE BUS MASTERSHIP
1) EXTERNAL ARBITRATION DETERMINES
NEXT BUS MASTER
2) NEXT BUS MASTER WAITS FOR BGACK
TO BE NEGATED
3) NEXT BUS MASTER ASSERTS BGACK
TO BECOME NEW MASTER
4) BUS MASTER NEGATES BR
OPERATE AS BUS MASTER
RELEASE BUS MASTERSHIP
1) NEGATE BGACK
1) PERFORM DATA TRANSFERS (READ AND
WRITE CYCLES) ACCORDING TO THE
SAME RULES THE PROCESSOR USES
F
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I
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n
c
..
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相關(guān)PDF資料 |
PDF描述 |
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| MC68360CFE25 | RISC MICROCONTROLLER, CQFP240 |
| MC68EN360FE25 | RISC MICROCONTROLLER, CQFP240 |
| MC68360RC33 | RISC MICROCONTROLLER, CPGA241 |
| MC68EN360RC25V | RISC MICROCONTROLLER, CPGA241 |
| MC68MH360FE25 | RISC MICROCONTROLLER, CQFP240 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68360FE25C | 制造商:Motorola Inc 功能描述: |
| MC68360FE25V | 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360FE33 | 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360FE33C | 制造商:Motorola Inc 功能描述: |
| MC68360RC25 | 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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