參數資料
| 型號： | XCF128XFTG64C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 22/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 標準包裝： | 1 |
| 可編程類型： | 系統(tǒng)內可編程 |
| 存儲容量： | 128Mb |
| 電源電壓： | 1.7 V ~ 2 V |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TBGA |
| 供應商設備封裝： | 64-TFBGA |
| 包裝： | 托盤 |
| 產品目錄頁面： | 601 (CN2011-ZH PDF) |
| 其它名稱： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
29
R
X-Ref Target - Figure 11
Notes:
1.
W is tied High.
2.
Address is latched on the third rising edge of K when G and E are Low, and L and READY_WAIT are High.
3.
READY_WAIT requires an external pull-up resistor to VDDQ sufficiently strong to ensure a clean Low-to-High transition within less than TRWRT
when the READY_WAIT pin is released to a high-impedance state.
Figure 11: Power-Up
X-Ref Target - Figure 12
Notes:
1.
It is recommended to use the shown timings in the case of a free-running clock.
2.
W is tied High.
3.
K1 is the first clock edge from which both the READY_WAIT and the Output Enable signals are asserted (READY_WAIT at VIH and G at VIL).
Figure 12: Power-Up (Free-Running Clock)
K
VDD/VDDQ
G
Address not Valid
L
A22–A0
Address
FFFFh (Sync + Dummy cycle)
DQ15–DQ0
READY_WAIT
1234
Latency cycles (default = 7)
T
VHRWZ
T
AVKH3
T
KH3AX
D0
D1
D2
D3
D4
D5
T
RWRT
T
RWHKL
First Address Latching Sequence
T
KHQV
DS617_44_053008
K
VDD/VDDQ
G
L
A22-A0
DQ15-DQ0
READY_WAIT
T
VHRWZ
DS617_45_101508
T
AVRWH
D0
D1
D2
D3
D4
D5
D6
D7
D8
FFFFh
T
RWHAX
Valid Address
Latency Cycles
(default = 7)
K1
234
T
KHQV
T
RWRT
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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