參數(shù)資料
型號： S3S12XF512J0VLH
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁數(shù)： 709/1306頁
文件大?。?/td> 8007K
代理商： S3S12XF512J0VLH
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Chapter 13 FlexRay Communication Controller (FLEXRAY)
MC9S12XF - Family Reference Manual, Rev.1.19
460
Freescale Semiconductor
The FlexRay block stores the frame header and payload data of frames received or of frames to be
transmitted in the FRM. The application accesses the FRM to retrieve and provide the frames to be
processed by the FlexRay block. In addition to the frame header and payload data, the FlexRay block stores
the synchronization frame related tables in the FRM for application processing.
The FlexRay Memory is located in the system memory of the MCU. The FlexRay block has access to the
FRM via its bus master interface (BMIF). The host provides the start address of the FRM window within
the system memory by programming the System Memory Base Address High Register (SYMBADHR)
and System Memory Base Address Low Register (SYMBADLR). All FRM related offsets are stored in
offset registers. The physical address pointer into the FRM window of the MCU system memory is
calculated using the offset values the FlexRay Memory base address.
NOTE
The FlexRay block does not provide a memory protection scheme for the
FlexRay Memory.
13.1.5
Features
The FlexRay block provides the following features:
implementation
compliant bus driver interface
single channel support
— FlexRay Port A can be congured to be connected either to physical FlexRay channel A or
physical FlexRay channel B.
FlexRay bus data rates of 10 Mbit/s, 8 Mbit/s, 5 Mbit/s, and 2.5 Mbit/s supported
internal oscillator or internal PLL clocking of the protocol engine
32 congurable message buffers with
— individual frame ID ltering
— individual channel ID ltering
— individual cycle counter ltering
message buffer header, status and payload data stored in dedicated FlexRay Memory
— allows for exible and efcient message buffer implementation
— consistent data access ensured by means of buffer locking scheme
— application can lock multiple buffers at the same time
size of message buffer payload data section congurable from 0 up to 254 bytes
two independent message buffer segments with congurable size of payload data section
— each segment can contain message buffers assigned to the static segment and message buffers
assigned to the dynamic segment at the same time
zero padding for transmit message buffers in static segment
— applied when the frame payload length exceeds the size of the message buffer data section
相關PDF資料
PDF描述
S9S12XF512J0CLMR MICROCONTROLLER, QFP112
SC9S12XF512J0VLMR MICROCONTROLLER, QFP112
MC9S12XHZ512CAL 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP112
MC9S12XHZ512VAL 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP112
MC9S12XHZ512MAG 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
相關代理商/技術參數(shù)
參數(shù)描述
S3S12XF512J0VLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
S3S12XF512J0VLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
S3S3M 制造商:SHINDENGEN 制造商全稱:Shindengen Electric Mfg.Co.Ltd 功能描述:SEMICONDUCTOR
S3S4M 制造商:SHINDENGEN 制造商全稱:Shindengen Electric Mfg.Co.Ltd 功能描述:SEMICONDUCTOR
S3S-A10-AC110/120-210/240 制造商:OMRON Electronic Components LLC 功能描述:
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