參數(shù)資料
型號(hào)： S3S12XF512J0VLH
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁(yè)數(shù)： 486/1306頁(yè)
文件大小： 8007K
代理商： S3S12XF512J0VLH
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Chapter 1 MC9S12XF-Family Reference Manual
MC9S12XF - Family Reference Manual, Rev.1.19
26
Freescale Semiconductor
— Full-swing Pierce option utilizing a 2MHz to 40MHz crystal
— Transconductance sized for optimum start-up margin for typical crystals
Clock and Reset Generator (CRG)
— Phase-locked-loop (IPLL) clock frequency multiplier
— Internally ltered. No external components required
— Congurable option to spread spectrum for reduced EMC radiation (frequency modulation)
— Fast wake up from STOP in self clock mode for power saving and immediate program
execution
Non-Multiplexed External Bus (144 Pin package only)
— 16 data bits wide
— Support for external WAIT input or internal wait cycles to adapt MCU speed to peripheral
speed requirements
— Up to four chip select outputs to select 16K, 768K, 2M and 4MByte address spaces
— Supports glue less interface to popular asynchronous RAMs and Flash devices
— External address space 4MByte for Data and Program space
FlexRay Module (FR)
— FlexRay protocol implementation according to FlexRay V2.1 Protocol Implementation
document
— Optimized programmers model to t small address footprint
— Supports Data Rates of 2.5, 5, 8 and 10MBit/s
— The FlexRay clock can be derived from crystals ranging from 4MHz to 40MHz for cost and
EMC optimization
— FlexRay clocking independent from the CPU and XGATE bus frequency. Clock is generated
by a “dedicated” IPLL.
— Up to two channels for fault tolerant systems (see Table 1-2 Peripheral Feature Summary of
— Single channel operation on channel A, congurable to run FlexRay channel A or channel B
protocol
— 32 congurable message buffers
— Message buffers can be congured as Receive, single buffered Transmit or double buffered
Transmit message buffer
— Message buffer header, status and payload data stored in System RAM
— 2 independent message buffer segments
— Size of message buffer payload data section congurable from 0 up to 254 bytes
— 2 independent receive FIFOs, 1 per channel
— Six separate interrupt channels for Receive, receive FIFO channel A, receive FIFO channel B,
Transmit, Error and Wake-up
— Internal signals can be routed to I/O pins to ease debugging
Analog-to-Digital Converter (ATD)
相關(guān)PDF資料
PDF描述
S9S12XF512J0CLMR MICROCONTROLLER, QFP112
SC9S12XF512J0VLMR MICROCONTROLLER, QFP112
MC9S12XHZ512CAL 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP112
MC9S12XHZ512VAL 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP112
MC9S12XHZ512MAG 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
S3S12XF512J0VLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
S3S12XF512J0VLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
S3S3M 制造商:SHINDENGEN 制造商全稱:Shindengen Electric Mfg.Co.Ltd 功能描述:SEMICONDUCTOR
S3S4M 制造商:SHINDENGEN 制造商全稱:Shindengen Electric Mfg.Co.Ltd 功能描述:SEMICONDUCTOR
S3S-A10-AC110/120-210/240 制造商:OMRON Electronic Components LLC 功能描述:
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