參數(shù)資料
型號： S3S12XF512J0VLH
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁數(shù)： 116/1306頁
文件大?。?/td> 8007K
代理商： S3S12XF512J0VLH
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Chapter 25 Serial Peripheral Interface (S12SPIV5)
MC9S12XF - Family Reference Manual, Rev.1.19
Freescale Semiconductor
1101
25.3.2.2
SPI Control Register 2 (SPICR2)
Read: Anytime
Write: Anytime; writes to the reserved bits have no effect
Table 25-2. SS Input / Output Selection
MODFEN
SSOE
Master Mode
Slave Mode
00
SS not used by SPI
SS input
01
SS not used by SPI
SS input
10
SS input with MODF feature
SS input
11
SS is slave select output
SS input
Module Base +0x0001
76543210
R0
XFRW
0
MODFEN
BIDIROE
0
SPISWAI
SPC0
W
Reset
0
00000
= Unimplemented or Reserved
Figure 25-4. SPI Control Register 2 (SPICR2)
Table 25-3. SPICR2 Field Descriptions
Field
Description
6
XFRW
Transfer Width — This bit is used for selecting the data transfer width. If 8-bit transfer width is selected, SPIDRL
becomes the dedicated data register and SPIDRH is unused. If 16-bit transfer width is selected, SPIDRH and
SPIDRL form a 16-bit data register. Please refer to Section 25.3.2.4, “SPI Status Register (SPISR) for
information about transmit/receive data handling and the interrupt ag clearing mechanism. In master mode, a
change of this bit will abort a transmission in progress and force the SPI system into idle state.
0 8-bit Transfer Width (n = 8)(1)
1 16-bit Transfer Width (n = 16)1
4
MODFEN
Mode Fault Enable Bit — This bit allows the MODF failure to be detected. If the SPI is in master mode and
MODFEN is cleared, then the SS port pin is not used by the SPI. In slave mode, the SS is available only as an
input regardless of the value of MODFEN. For an overview on the impact of the MODFEN bit on the SS port pin
conguration, refer to Table 25-2. In master mode, a change of this bit will abort a transmission in progress and
force the SPI system into idle state.
0 SS port pin is not used by the SPI.
1 SS port pin with MODF feature.
3
BIDIROE
Output Enable in the Bidirectional Mode of Operation — This bit controls the MOSI and MISO output buffer
of the SPI, when in bidirectional mode of operation (SPC0 is set). In master mode, this bit controls the output
buffer of the MOSI port, in slave mode it controls the output buffer of the MISO port. In master mode, with SPC0
set, a change of this bit will abort a transmission in progress and force the SPI into idle state.
0 Output buffer disabled.
1 Output buffer enabled.
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