參數(shù)資料
型號(hào)： S3S12XF512J0VLH
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁數(shù)： 12/1306頁
文件大小： 8007K
代理商： S3S12XF512J0VLH
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Chapter 21 Freescale’s Scalable Controller Area Network (S12MSCANV2)
MC9S12XF - Family Reference Manual, Rev.1.19
1008
Freescale Semiconductor
21.4.7.3
Receive Interrupt
A message is successfully received and shifted into the foreground buffer (RxFG) of the receiver FIFO.
This interrupt is generated immediately after receiving the EOF symbol. The RXF ag is set. If there are
multiple messages in the receiver FIFO, the RXF ag is set as soon as the next message is shifted to the
foreground buffer.
21.4.7.4
Wake-Up Interrupt
A wake-up interrupt is generated if activity on the CAN bus occurs during MSCAN sleep or power-down
mode.
NOTE
This interrupt can only occur if the MSCAN was in sleep mode (SLPRQ = 1
and SLPAK = 1) before entering power down mode, the wake-up option is
enabled (WUPE = 1), and the wake-up interrupt is enabled (WUPIE = 1).
21.4.7.5
Error Interrupt
An error interrupt is generated if an overrun of the receiver FIFO, error, warning, or bus-off condition
occurrs. MSCAN Receiver Flag Register (CANRFLG) indicates one of the following conditions:
Overrun — An overrun condition of the receiver FIFO as described in Section 21.4.2.3, “Receive
Structures,” occurred.
CAN Status Change — The actual value of the transmit and receive error counters control the
CAN bus state of the MSCAN. As soon as the error counters skip into a critical range (Tx/Rx-
warning, Tx/Rx-error, bus-off) the MSCAN ags an error condition. The status change, which
caused the error condition, is indicated by the TSTAT and RSTAT ags (see Section 21.3.2.5,
21.4.7.6
Interrupt Acknowledge
Interrupts are directly associated with one or more status ags in either the MSCAN Receiver Flag Register
(CANRFLG) or the MSCAN Transmitter Flag Register (CANTFLG). Interrupts are pending as long as
one of the corresponding ags is set. The ags in CANRFLG and CANTFLG must be reset within the
interrupt handler to handshake the interrupt. The ags are reset by writing a 1 to the corresponding bit
position. A ag cannot be cleared if the respective condition prevails.
NOTE
It must be guaranteed that the CPU clears only the bit causing the current
interrupt. For this reason, bit manipulation instructions (BSET) must not be
used to clear interrupt ags. These instructions may cause accidental
clearing of interrupt ags which are set after entering the current interrupt
service routine.
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