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參數(shù)資料
| 型號： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 19/180頁 |
| 文件大小： | 1736K |
| 代理商： | MT90520AG |
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MT90520
Data Sheet
19
Zarlink Semiconductor Inc.
3.0 Pin Descriptions
3.1 Functional Pin Descriptions
Ball pin numbers are given in the following tables as defined in Figure 3.2.3 on page 34. Pins for buses are listed
with the MSB appearing first.
I/O definitions are: Output (O), Input (I), Bidirectional (I/O), Power (PWR), or Ground (GND).
Input pad types are: CMOS or Schmitt, 3.3 V. The notations “PU” and “PD” are used, respectively, to indicate that a
pad has a weak internal pullup or pulldown resistor. All 3.3 V inputs are 5 V tolerant. The 3.3 V CMOS inputs have
a switching threshold of 1.6 V, and tolerate input levels of up to 5 V; therefore they are 5 V TTL compatible.
Output pad types are described by voltage rail and current capability. 3.3 V CMOS outputs will satisfy 5 V TTL input
thresholds at the rated current of the output.
Ball Pin #
Pin Name
I/O
Type
Description
E9
Intel/Moto
I
3.3 V
CMOS PD
This input selects the microprocessor interface mode as
Intel (pulled HIGH) or Motorola (pulled LOW). This pin
must be configured before power-up.
Active LOW chip select signal.
A7
CS
I
3.3 V
CMOS PU
3.3 V
CMOS PU
3.3 V
CMOS PU
3.3 V
CMOS PD
D8
WR/R_W
I
Active LOW Write Strobe (Intel) / Read_Write (Motorola).
C7
RD/DS
I
Active LOW Read Strobe (Intel) / Active LOW Data Strobe
(Motorola).
B7
AEM
I
Access External Memory - CPU accesses external
memory when HIGH (internal memory and registers when
LOW). This pin is usually connected to a high-order CPU
address line.
CPU Address lines A20-A1.
All microprocessor accesses to the device are word-wide,
but addresses in this document are given as byte
addresses. The virtual A[0] bit would select between high
and low bytes within a word.
C15, A16, E15,
D15, B16, C16,
A17, B17, D16,
C17, A18, B18,
C18, D17, A19,
B19, C19, D18,
A20, E17
D9, C8, B8, A8,
D10, C9, B9, A9,
D11, E11, C10,
B10, A10, C11,
B11, D12
C12
CPU_ADD[20:1
]
I
3.3 V
CMOS PD
CPU_DATA[15:
0]
I/O
3.3 V
CMOS PD /
12 mA
CPU data bus. All CPU accesses are word accesses.
RDY/DTACK
O
3.3 V,
24 mA
Ready (Intel) / Data Transfer Acknowledge (Motorola).
Acts as normal output in Intel mode, tristated when CS is
HIGH; acts as active LOW pseudo-open-drain output in
Motorola mode.
Active LOW interrupt line (operates as open-drain: high-
impedance when inactive).
A11
IRQ
O
3.3 V,
24 mA
Table 1 - Microprocessor Interface Pins
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