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參數(shù)資料
| 型號： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 140/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520AG |
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MT90520
Data Sheet
140
Zarlink Semiconductor Inc.
PLL_INPUT_SEL
10:9
R/W
PLL input mode.
These bits define the input used to generate the PLL’s output clock.
“00” = Line Clocking mode; input is from the port’s STiCLK (can also be used to dejitter the
clock for timestamp generation; see Figure 37 on page 97 for an illustration).
“01” = SRTS mode; input is a digital Synchronous Residual Time Stamp stream from the
RX_SAR.
“10” = Network mode; input is the 8 kHz network reference (derived from PHY_CLK pin;
see bit<5> of the Clock Management Configuration Register at 5000h).
“11” = Adaptive mode; input is determined by the buffer-fill-level from the RX_SAR.
VC_CHANNELS
15:11
R/W
Number of Channels in VC.
This field is used when generating or receiving RTS nibbles in SDT mode. It indicates the
number of channels in the VC which is carrying timing information for the port. The field
must be programmed by the user to be one less than the actual number of channels in the
VC (possible values = 00h to 1Fh).
Address: 5202 + p*10 (Hex)
Label: CPAR_Pp (where p represents the port number)
Reset Value: 8000 (Hex)
Label
Bit
Position
Type
Description
PHASE_ACCUM
10:0
R/O
Internal PLL Phase Accumulator.
This 2’s complement value represents the long-term frequency offset of the output clock
from the PLL’s centre frequency.
This value translates to the frequency offset as follows:
freq_offset = (phase_accum/3139881) * 1,544,000 Hz for DS1 mode
freq_offset = (phase_accum/4164817) * 2,048,000 Hz for E1 mode
freq_offset = (phase_accum/4164817) * 4,096,000 Hz for C4 mode.
Reserved
14:11
R/O
Always reads “0000”.
PHASE_LIMITER
15
R/O
Internal PLL Phase Limiter.
When cleared, indicates that the PLL is limiting its phase detector output so that the PLL
output phase changes no more than 6 ns / 125
μ
s.
A change of more than 6 ns / 125
μ
s typically occurs when the PLL is
not
locked or when
there is large jitter on the input signal of the PLL.
When PHASE_LIMITER is high for approximately 30 seconds, one can assume that the
PLL is in lock; contrarily, when PHASE_LIMITER is low for approximately 30 seconds, the
PLL is out of lock.
Note:
The reset value of this register can only be read as 8000h if the corresponding PLL is disabled (bit<0> cleared in the PLL Enable
Register, located at address 5208h+p*10h).
Table 76 - Clocking Phase Accumulator Register (one per port)
Address: 5200 + p*10 (Hex)
Label: CCR_Pp (where p represents the port number)
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
Table 75 - Clocking Configuration Register (one per port)
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