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參數(shù)資料
| 型號： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 123/180頁 |
| 文件大?。?/td> | 1736K |
| 代理商： | MT90520AG |
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MT90520
Data Sheet
123
Zarlink Semiconductor Inc.
6.2.3 UDT RX_SAR Module
Address: 1044 (Hex)
Label: TXEN
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
TXENB
0
R/W
When cleared, the TX_SAR will not produce UDT or SDT cells for any port.
Reserved
15:1
R/O
Always reads “0000_0000_0000_000”.
Table 40 - TX_SAR Master Enable Register
Address: 2000 (Hex)
Label: URCR
Reset Value: 00FF (Hex)
Label
Bit
Position
Type
Description
UDT_DUMMY
7:0
R/W
UDT RX_SAR Dummy Cell Octet.
This octet is inserted into a port’s UDT Reassembly Circular Buffer 47 times when dummy
cell insertion is required.
Defaults to FFh, to represent silence
.
UDT_INSERT_
LOST
8
R/W
UDT Insert Number of Lost Cells Flag.
When set, the number of dummy cells inserted into the UDT Reassembly Circular Buffer in
the case of a multi-cell loss equals the number of lost cells (up to 7). When this bit is
cleared (
default
), a maximum of 2 dummy cells are inserted in a multi-cell loss case.
CHECK_
LATE_ARRIVALS
9
R/W
Check for Late Cell Arrivals in UDT mode.
When set, this bit causes a dummy cell to be inserted into the UDT Reassembly Circular
Buffer for the corresponding port, if the late cell timeout period for this port is passed while
the port is in “sync”. The late cell timeout period for the port is configured in the port’s
Timeout Configuration Register at 3200h + p*2h.
Default value: disabled.
Reserved
15:10
R/O
Always reads “0000_00”.
Table 41 - UDT Reassembly Control Register
Address: 2002 (Hex)
Label: URSER
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
UDT_REASS_
ROLL_SE
0
R/W
When set, the assertion of the Reassembled Cells Counter Rollover status bit in a UDT
Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the
UDT Reassembly Status Register at 2004h.
UDT_HDR_ROLL
_SE
1
R/W
When set, the assertion of the AAL1 Header Byte Error Counter Rollover status bit in a
UDT Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in
the UDT Reassembly Status Register at 2004h.
UDT_SEQ_ROLL
_SE
2
R/W
When set, the assertion of the AAL1 Sequence Error Counter Rollover status bit in a UDT
Reassembly Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the
UDT Reassembly Status Register at 2004h.
UDT_LOST_
ROLL_SE
3
R/W
When set, the assertion of the Lost Cells Counter Rollover status bit in a UDT Reassembly
Control Structure will cause the UDT_RXSAR_STATUS bit to be set in the UDT
Reassembly Status Register at 2004h.
Table 42 - UDT Reassembly Service Enable Register
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PDF描述 |
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