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參數(shù)資料
| 型號(hào)： | MT90520AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456 |
| 封裝： | 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 161/180頁 |
| 文件大小： | 1736K |
| 代理商： | MT90520AG |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁當(dāng)前第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁
MT90520
Data Sheet
161
Zarlink Semiconductor Inc.
Figure 59 - TDM Bus Output Clocking Parameters - ST-BUS
Figure 60 - TDM Bus Outputs - Serial Output Timing
7.2.4 UTOPIA Interface
7.2.4.1 UTOPIA Level 1
Characteristic
Sym.
Min.
Typ.
Max
.
Units
Test Conditions
UTO_IN_CLK Period
t
URX1P
t
URX1H/L
t
URXIS
19.23
ns
UTO_IN_CLK = 52 MHz
UTO_IN_CLK Pulse Width (HIGH / LOW)
7.7
t
URX1P
/2
ns
Input Setup
Time
-
(UTO_IN_CLAVATM_ENBPHY, UTO_IN_SOC
asserted and UTO_IN_DATA[7:0] VALID) to
UTO_IN_CLK rising
4
ns
Input Hold Time
- UTO_IN_CLK rising to
(UTO_IN_DATA[7:0] INVALID and UTO_IN_SOC
and UTO_IN_CLAVATM_ENBPHY de-asserted)
t
URXIH
1
ns
Output Delay
- UTO_IN_CLK rising to
UTO_IN_ENBATM_CLAVPHY asserted
t
URXD
13.8
ns
C
L
=20 pF; UTO_IN_CLK < 52 MHz
Output Hold Time
- UTO_IN_CLK rising to
UTO_IN_ENBATM_CLAVPHY de-asserted
t
URXH
1
ns
C
L
=20 pF; UTO_IN_CLK < 52 MHz
Note:
The MT90520 operates with the UTOPIA cell-level handshake.
Table 98 - UTOPIA Level 1 Interface Timing - ATM mode - Incoming Data (UTOPIA RX Bus)
V
TT
V
TT
V
TT
t
FPW
t
SODV
Bit 6, Channel 0
Bit 0, Last Channel
Bit 7, Channel 0
t
SToCKL
t
SToCKH
t
SToCK
t
FPD
Bit 4, Channel 0
Bit 5, Channel 0
SToCLK or C4M/C2M
4.096 MHz
DSTo/CSTo
SToMF/F0
V
TT
V
TT
V
TT
Valid Data
Valid Data
Valid Data
Valid Data
t
SODX
t
SODV
Valid Data
High-Z
Valid Data
t
SODZ
t
SOZX
High-Z
V
TT
SToCLK or C4M/C2M
2.048 MHz (Generic)
DSTo1/CSTo1
SToCLK or C4M/C2M
4.096 MHz (ST-BUS)
DSTo2/CSTo2
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PDF描述 |
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參數(shù)描述 |
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