參數(shù)資料
型號(hào)： MT90520AG
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 數(shù)字傳輸電路
英文描述： 8-Port Primary Rate Circuit Emulation AAL1 SAR
中文描述： ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA456
封裝： 35 X 35 MM, 1.27 MM PITCH, PLASTIC, MS-034, BGA-456
文件頁(yè)數(shù)： 157/180頁(yè)
文件大小： 1736K
代理商： MT90520AG
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MT90520
Data Sheet
157
Zarlink Semiconductor Inc.
7.2.3 TDM Interface
Figure 53 - Nominal UDT Mode Timing Diagram - DS1 (1.544 Mbps) and E1 (2.048 Mbps)
Figure 54 - Nominal SDT Mode Timing Diagram - Generic and ST-BUS DS1 or E1 (2.048 Mbps)
Figure 55 - Nominal SDT Mode Timing Diagram - Generic DS1 (1.544 Mbps)
Table 94 and Table 95 refer to input clock parameters which are displayed in Figure 56 and Figure 57, which follow
the tables.
STiCLK/SToCLK
for DS1: 1.544 MHz
for E1: 2.048 MHz
DSTi/DSTo
for DS1: n=192
for E1: n=255
Bit n-1
Bit 0
Bit 1
Bit 2
Bit 3
Bit 4
Bit 5
Bit n
Note:
Clock polarity is programmable. Data can be sampled/driven out either on the falling edge or the rising edge of the
clock.
Timeslot 31
Bit 0
Timeslot 0
Bit 7
Timeslot 0
Bit 6
Timeslot 0
Bit 5
STiCLK/SToCLK
or C4M/C2M
4.096 MHz (ST-BUS only)
STiMF/SToMF or F0
(ST-BUS)
STiCLK/SToCLK
or C4M/C2M
2.048 MHz (Generic only)
DSTi/DSTo
STiMF/SToMF or F0
(Generic - see Note)
Note:
In Generic format, both clock polarity and frame pulse polarity are programmable. Data can be sampled/driven out
either on the falling edge or the rising edge of the clock. The frame pulse can have either positive or negative polarity.
Framing
Bit
Timeslot 0
Bit 7
STiCLK/SToCLK
or C4M/C2M
1.544 MHz
STiMF/SToMF or F0
(See Note)
DSTi/DSTo
Note:
Due to the use of Generic mode, clock and frame pulse polarity are programmable. Data can be sampled/driven out
either on the falling edge or the rising edge of the clock. The frame pulse can have either positive or negative polarity.
Timeslot 0
Bit 6
Timeslot 0
Bit 5
Timeslot 0
Bit 4
Timeslot 0
Bit 3
Timeslot 24
Bit 0
Timeslot 24
Bit 1
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