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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 610/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-11
4.3.4 Fast Reference Mode
In fast reference mode, the system clock is generated by the PLL from a reference fre-
quency much higher than that used in slow reference mode (e.g., four MHz). At reset,
the system clock frequency will be equal to twice the reference frequency. This is
accomplished by configuring the W bits to multiply by four, and setting the X bit to
divide by two for a net result of multiplying by two. The frequency may be multiplied
using the W bits or divided using the X and Y bits to generate the desired system clock
frequency. This mode improves stability over the slow reference mode and, like slow
reference mode, provides a 50% duty cycle system clock regardless of the reference
duty cycle.
The W bits are in the feedback path of the VCO. They can be programmed to multiply
the reference frequency by a factor from one to eight. These bits come out of reset as
0b11, so that the system clock frequency is four times the reference clock frequency.
After reset, the W bits can be changed to multiply the reference to the desired system
clock frequency. Changing of the W bits will result in PLL unlocking for the PLL lock
time specified.
The X bit on the VCO output is used to divide the VCO frequency by two or one. This
bit comes out of reset clear (divide by two) so that the system clock frequency is actu-
ally one half of what it is multiplied to by the W bits. This bit may be set to increase the
system frequency to twice that of the frequency when this bit is clear.
The Y bit divider is a six-stage divider chain in the clock output path, whose output tap
is controlled by the three Y register bits. It can divide the output of the VCO down by
powers of two to as much as 64, providing a large number of programmable frequen-
cies in this mode.
NOTE
Setting Y to 7 in this mode has the same effect as setting it to 6; the
maximum divisor is 26. Dividing the PLL output clock with the Y bits
reduces the system clock frequency thereby conserving power.
Since the X and Y bits are not in the PLL feedback path, the PLL will
not have to relock to the new target frequency when they are
changed. The Y bits are cleared to all zeros at reset. Figure 4-3 is a
block diagram of the fast reference mode architecture.
Table 4-7 gives example values of the system clock frequency in fast reference mode
using a 4.0-MHz reference. The frequency representing the reset configuration is
shaded in this table. This frequency ends up being twice the reference frequency when
the X bit is cleared, or 8.0 MHz with a 4.0-MHz reference clock. The X bit can then be
set to select a system frequency of four times the reference frequency, or 16.0 MHz
with a 4.0-MHz reference clock with no PLL re-lock time requirements. Combinations
of programmed values for the W, X, and Y bits which would exceed maximum system
or VCO core frequencies are not supported and are left blank, as a reminder, in the
table for frequencies above 33 MHz.
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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PDF描述 |
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