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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 58/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-68
Just as in 16-bit expanded mode, DATA[15:12] allow implementation dependent dis-
abling of on-chip ROM and/or flash EEPROM modules. Refer to Table 4-29 above for
which modules on the MC68F375 are affected by these pins.
4.7.8.5 Breakpoint Mode Selection
Background debug mode (BDM) is enabled when the breakpoint (BKPT) pin is sam-
pled at logic zero at the release of RESET. Subsequent assertion of the BKPT pin or
the internal breakpoint signal (for instance, execution of the CPU32 BGND instruction)
will place the CPU32 in BDM.
If BKPT is sampled at logic one at the rising edge of RESET, BDM is disabled. Asser-
tion of the BKPT pin or execution of the BKPT instruction will result in normal
breakpoint exception processing. Execution of the BGND instruction will cause an ille-
gal instruction exception to be taken.
BDM remains enabled until the next system reset. BKPT is relatched and synchro-
nized on each rising transition of RESET and must be held low for at least two clock
cycles prior to RESET negation for BDM to be enabled. BKPT assertion logic must be
designed with special care. If BKPT assertion extends into the first bus cycle following
the release of RESET, the bus cycle could inadvertently be tagged with a breakpoint.
Table 4-30 Partially (8-bit) Expanded Mode Reset Configuration
Select Pin
Affected
Pin(s) or Module(s)
Default Function
(Pin Held High)
Alternate Function
(Pin Held Low)
NA1
NOTES:
1. Because DATA[7:0] are unavailable in 8-bit expanded mode, these pins default to the reset configurations noted.
CSBOOT
8-bit CSBOOT
BR/CS0
FC0/CS3/PC0
FC1/PC1
FC2/CS5/PC2
CS0
CS3
FC1
CS5
NA1
ADDR23/CS10/ECLK
ADDR[22:19]/CS[9:6]/PC[6:3]
CS[10:6]
DATA8
DSACK0/PE0
DSACK1/PE1
AVEC/PE2
RMC/PE3
DS/PE4
AS/PE5
SIZ0/PE6
SIZ1/PE7
DSACK0
DSACK1
AVEC
RMC
DS
AS
SIZ0
SIZ1
PE0
PE1
PE2
PE3
PE4
PE5
PE6
PE7
DATA9
FASTREF/PF0
IRQ[7:1]/PF[7:1]
FASTREF2
IRQ[7:1]
2. The FASTREF function is used only at reset and serves no purpose during normal operation.
PF0
PF[7:1]
DATA10
BGACK/CSE3
BG/CSM3
3. The CSE and CSM emulation chip selects do not function in 8-bit expanded mode.
BGACK
BG
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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