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參數(shù)資料
| 型號(hào)： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 10/616頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-25
4.4.2 Reset Status
The reset status register (RSR) latches MCU status during reset. Refer to 4.7.4 Reset
Status Register for more information.
4.4.3 Bus Monitor
The internal bus monitor checks data size acknowledge (DSACK) or autovector
(AVEC) signal response times during normal bus cycles. The monitor asserts the inter-
nal bus error (BERR) signal when the response time is excessively long.
DSACK and AVEC response times are measured in clock cycles. Maximum allowable
response time can be selected by setting the bus monitor timing (BMT[1:0]) field in the
system protection control register (SYPCR). Table 4-10 shows the periods allowed.
The monitor does not check DSACK response on the external bus unless the CPU32
initiates a bus cycle. The BME bit in SYPCR enables the internal bus monitor for inter-
nal-to-external bus cycles. If a system contains external bus masters, an external bus
monitor must be implemented and the internal-to-external bus monitor option must be
disabled.
When monitoring transfers to an 8-bit port, the bus monitor does not reset until both
byte accesses of a word transfer are completed. Monitor timeout period must be at
least twice the number of clocks that a single-byte access requires.
4.4.4 Halt Monitor
The halt monitor responds to an assertion of the HALT signal on the internal bus when
a double bus fault occurs. A flag in the reset status register (RSR) will indicate when
the last reset was caused by the halt monitor. Halt monitor reset can be inhibited by
3HME
Halt monitor enable
0 = Halt monitor is disabled.
1 = Halt monitor is enabled.
2BME
Bus monitor external enable
0 = Disable bus monitor for external bus cycles.
1 = Enable bus monitor for external bus cycles.
1:0
BMT
BMT[1:0] — Bus Monitor Timing. This field selects the bus monitor timeout period. Refer to Ta-
Table 4-10 Bus Monitor Period
BMT[1:0]
Bus Monitor Timeout Period
00
64 System Clocks
01
32 System Clocks
10
16 System Clocks
11
8 System Clocks
Table 4-9 SYPCR Bit Descriptions (Continued)
Bit(s)
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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