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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 361/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
MASK ROM MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
12-9
Bootstrap mode will be disabled if STOP is set during master reset, regardless of the
default reset state of BOOT.
12.6.2 Bootstrap Operation
If BOOT = 0 in the ROMMCR, the ROM module may be used as a bootstrap ROM by
the system. The ROM module will only respond to the bootstrap addresses if the
STOP control bit in the ROMMCR register is a 0. If STOP is a 1, bootstrap addresses
will be ignored. Subsequently clearing the STOP bit will not cause the ROM to enter
bootstrap mode.
In bootstrap mode, the ROM module will respond only to the bootstrap addresses in
supervisor program space, and provide the information contained in the ROMBS0–
ROMBS3 registers. Bootstrap mode will terminate automatically after the last word of
bootstrap information, ROMBS1 or ROMBS3 is fetched. On the next system clock, the
ROM module will begin responding to control block and array addresses only. If BOOT
= 1, the ROM module will only respond to its control block address and the array base
address specified in ROMBAH and ROMBAL.
12.6.3 Normal Operation
The control registers and the array may be accessed via the IMB3 as byte, and aligned
or misaligned word. The ROM array will respond to read operations only. Write oper-
ations will be ignored. 12.6.5 Emulation Mode Operation describes the read/write
operation in emulation mode.) If ASPC[1] =1, the ROM will only respond to supervisor
mode reads. If ASPC[1] = 0, the ROM will respond to both supervisor and user reads.
If ASPC[0] = 1, the array will respond only to program space accesses. If ASPC[0] =
0, the ROM array will respond to both program and data space accesses.
Access to any address which falls between the last byte of the array and the end of the
address block containing the array (specified by ROMBAH and ROMBAL), will be
ignored, allowing external devices or other modules to adjoin the ROM array in the
address map.
Accesses to the ROM array are only allowed if the STOP control bit in the ROMMCR
register is a 0. If STOP is a 1, ROM array accesses and bootstrap accesses will be
ignored. This allows an external device, or another internal memory module, to
respond to the array address range.
12.6.4 Read/Write Access
The ROM module allows a byte or aligned word read/write in one IMB3 bus cycle.
Long word read/write or misaligned word read/write will require an additional bus
cycle. Misaligned long word read/write will require a total of 3 bus cycles.
An IMB3 bus cycle requires 2 system clocks minimum. See SECTION 4 SINGLE-
CHIP INTEGRATION MODULE 2 (SCIM2E) for detailed timing of read/write
accesses.
F
re
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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