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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 199/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-44
6.8.1 SCI Registers
The SCI programming model includes the QSMCM global and pin control registers
and the DSCI registers.
The DSCI registers, listed in Table 6-22, consist of five control registers, three status
registers, and 34 data registers. All registers may be read or written at any time by the
CPU. Rewriting the same value to any DSCI register does not disrupt operation; how-
ever, writing a different value into a DSCI register when the DSCI is running may
disrupt operation. To change register values, the receiver and transmitter should be
disabled with the transmitter allowed to finish first. The status flags in register SCxSR
can be cleared at any time.
*Reads access the RDRx; writes access the TDRx.
During SCIx initialization, two bits in the SCCxR1 should be written last: the transmitter
enable (TE) and receiver enable (RE) bits, which enable SCIx. Registers SCCxR0 and
SCCxR1 should both be initialized at the same time or before TE and RE are asserted.
Table 6-22 SCI Registers
Address
Name
Usage
0xYF FC08
SCC1R0
SCI1 Control Register 0
See Table 6-23 for bit descriptions.
0xYF FC0A
SCC1R1
SCI1 Control Register 1
See Table 6-24 for bit descriptions.
0xYF FC0C
SC1SR
SCI1 Status Register
See Table 6-25 for bit descriptions.
00xYF FC0E
(non-queue mode only)
SC1DR
SCI1 Data Register
Transmit Data Register (TDR1)*
Receive Data Register (RDR1)*
See Table 6-26 for bit descriptions.
0xYF FC20
SCC2R0
SCI2 Control Register 0
0xYF FC22
SCC2R1
SCI2 Control Register 1
0xYF FC24
SC2SR
SCI2 Status Register
0xYF FC26
SC2DR
SCI2 Data Register
Transmit Data Register (TDR2)*
Receive Data Register (RDR2)*
0xYF FC28
QSCI1CR
QSCI1 Control Register
Interrupts, wrap, queue size and enables
for receive and transmit, QTPNT.
See Table 6-31 for bit descriptions.
0xYF FC2A
QSCI1SR
QSCI1 Status Register
OverRun error flag, queue status flags,
QRPNT, and QPEND.
See Table 6-32 for bit descriptions.
0xYF FC2C —
0xYF FC4A
QSCI1 Transmit Queue
Memory Area
QSCI1 Transmit Queue Data locations (on
half-word boundary)
0xYF FC4C —
0xYF FC6A
QSCI1 Receive Queue
Memory Area
QSCI1 Receive Queue Data locations (on
half-word boundary)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關PDF資料 |
PDF描述 |
|---|---|
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