參數(shù)資料
型號(hào)： MC68F375MZP33R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 315/616頁(yè)
文件大小： 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 帶卷 (TR)
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MC68F375
CDR MoneT FLASH FOR THE IMB3 (CMFI)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
10-12
Figure 10-3 Shadow Information
WARNING
If a CMFI EEPROM enables the lock protection mechanism (LOCK
= 0) before PROTECT is cleared the device must use background
debug mode (IFREEZEB = 0) to program or erase the CMFI
EEPROM.
10.4.4 CMFI EEPROM Test Register (CMFITST)
The CMFI EEPROM test register is used to control the test operation of the CMFI
EEPROM array and BIU. Only 6 bits are read/writeable in the CMFITST register (in
supervisor mode only).
7:6
WAIT
Wait states. The WAIT field is used to specify the number of wait states inserted by the BIU
during accesses. These wait states are added to the bus cycle between the IMB3 asserting
data strobe (IDSB) and the CMFI EEPROM writing or reading data. For burst accesses, the
wait states are inserted for the first data access only. A wait state has a duration of one sys-
tem clock cycle. This feature allows the migration of storage space from a slower emulation
or development system memory to the MC68F375 without the need for re-timing the system.
The program and erase margin reads will extend the bus cycle to their respective timings
regardless of the value of WAIT. Read always, writable if LOCK = 1.
00 = Minimum bus cycles = 3 clocks, 1 inserted wait states
01 = Minimum bus cycles = 4 clocks, 2 inserted wait states
10 = Minimum bus cycles = 5 clocks, 3 inserted wait states
11 = Minimum bus cycles = 2 clocks, 0 inserted wait states
5:0
—
Reserved
Figure 10-2
0x
00
0x
1
F
256 Bytes of Special MoneT Shadow Information
Address Range, IADDR[7:0]
0xF
F
Shadow information words and locations withheld by Motorola for future applications.
General use special MoneT shadow information.
CMFITST — CMFI EEPROM Test Register
0xYF F804
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
RESERVED
NVR1
NOTES:
1. The NVR, STE, and GDB bits are not accessible in all revisions of the MC68F375 (prior to the J61X mask set).
PAWS2
2. The PAWS bits are not accessible in all revisions of the MC68F375.
RESERVED STE1,3
3. The STE bit should always be programmed as a 0.
GDB1
RESERVED
0
Table 10-4 CMFIMCR Bit Settings (Continued)
Bit(s)
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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