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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 155/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-4
The supervisor-only data space segment contains the QSMCM global registers.
These registers define parameters needed by the QSMCM to integrate with the MCU.
Access to these registers is permitted only when the CPU is operating in supervisor
mode.
Assignable data space can be either restricted to supervisor-only access or unre-
stricted to both supervisor and user accesses. The supervisor (SUPV) bit in the
QSMCM module configuration register (QSMCMMCR) designates the assignable
data space as either supervisor or unrestricted. If SUPV is set, then the space is des-
ignated as supervisor-only space. Access is then permitted only when the CPU is
operating in supervisor mode. If SUPV is clear, both user and supervisor accesses are
permitted. To clear SUPV, the CPU must be in supervisor mode.
The QSMCM assignable data space segment contains the control and status registers
for the QSPI and SCI submodules, as well as the QSPI RAM. All registers and RAM
can be accessed on byte (8-bits), half-word (16-bits), and word (32-bit) boundaries.
Word accesses require two consecutive IMB3 bus cycles.
6.5 QSMCM Global Registers
The QSMCM global registers contain system parameters used by the QSPI and SCI
submodules for interfacing to the CPU and the intermodule bus. The global registers
are listed in Table 6-2 QSMCM Global Registers
S/U
0xYF FC2C –
0xYF FC4A
Transmit Queue Locations (SCTQ)
S/U
0xYF FC4C –
0xYF FC6A
Receive Queue Locations (SCRQ)
S/U
0xYF FC6C –
0xYF FD3F
Reserved
S/U
0xYF FD40 –
0xYF FD7F
Receive Data RAM (REC.RAM)3
S/U
0xYF FD80 –
0xYF FDBF
Transmit Data RAM (TRAN.RAM)3
S/U
0xYF FDC0 –
0xYF FDDF
Command RAM (COMD.RAM)3
NOTES:
1. S = Supervisor access only
S/U = Supervisor access only or unrestricted user access (assignable data space).
2. 8-bit registers, such as SPCR3 and SPSR, are on 8-bit boundaries. 16-bit registers such as SPCR0 are on 16-
bit boundaries.
3. Note that QRAM offsets have been changed from the original (modular family) QSMCM.
Table 6-1 QSMCM Register Map (Continued)
Ac-
cess1
Address
MSB2
0
LSB
15
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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