參數(shù)資料
型號(hào)： MC68F375MZP33R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 16/616頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： M683xx
處理器類(lèi)型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類(lèi)型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 帶卷 (TR)
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-30
Because of SCIM2E hardware prioritization, a PIT interrupt is serviced before an exter-
nal interrupt request of the same priority. The periodic timer continues to run when the
interrupt is disabled.
The PIV field contains the periodic interrupt vector. The vector is placed on the IMB
when an interrupt request is made. The vector number is used to calculate the address
of the appropriate vector in the exception vector table. The reset value of the PIV field
is 0x0F, which corresponds to the uninitialized interrupt exception vector.
4.4.9 Low Power Stop Mode
When the CPU32 executes the LPSTOP instruction, the current interrupt priority mask
is stored in the clock control logic, internal clocks are disabled according to the state
of the STSCIM bit in SYNCR, and the MCU enters low power stop mode. The bus
monitor, halt monitor, and spurious interrupt monitor are all inactive during low power
stop.
During low power stop mode, the clock input to the software watchdog timer is dis-
abled and the timer stops. The software watchdog begins to run again on the first rising
clock edge after the MCU exits low power stop mode. The watchdog is not reset when
entering low power stop mode. A service sequence must be performed to reset the
timer.
The periodic interrupt timer does not respond to the LPSTOP instruction, but continues
to run during LPSTOP. To stop the periodic interrupt timer, PITM[7:0] must be loaded
with zero before entering LPSTOP. A PIT interrupt, or an external interrupt request,
can bring the MCU out of low power stop mode if it has a higher priority than the inter-
rupt mask value stored in the clock control logic when low power stop mode is entered.
LPSTOP can be terminated by a reset.
4.4.9.1 Periodic Interrupt Control Register
PICR sets the interrupt level and vector number for the periodic interrupt timer (PIT).
Bits [10:0] can be read or written at any time. Bits [15:11] are reserved and always read
zero.
Table 4-14 Periodic Interrupt Priority
PIRQL[2:0]
Priority Level
000
Periodic Interrupt Disabled
001
Interrupt Priority Level 1
010
Interrupt Priority Level 2
011
Interrupt Priority Level 3
100
Interrupt Priority Level 4
101
Interrupt Priority Level 5
110
Interrupt Priority Level 6
111
Interrupt Priority Level 7
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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