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參數(shù)資料
| 型號： | MC68F375MZP33R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 120/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE-64
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
5-30
same priority. The QADC is configured to support interrupt acknowledge (IACK) cycles
and vector generation.
5.11.1 Interrupt Operation
Figure 5-10 displays the QADC64 interrupt flow.
Figure 5-10 QADC64 Interrupt Flow Diagram
5.11.1.1 Polled and Interrupt-Driven Operation
QADC inputs can be monitored by polling or by using interrupts. When interrupts are
not needed, software can disable the pause and completion interrupts and monitor the
completion flag and the pause flag for each queue in the status register (QASR). In
other words, flag bits can be polled to determine when new results are available.
Table 5-5 displays the status flag and interrupt enable bits which correspond to queue
1 and queue 2 activity. If interrupts are enabled for an event, the QADC requests inter-
rupt service when the event occurs. Using interrupts does not require continuously
polling the status flags to see if an event has taken place. However, status flags must
be cleared after an interrupt is serviced, in order to disable the interrupt request. In
both polled and interrupt-driven operating modes, status flags must be re-enabled
after an event occurs. Flags are re-enabled by clearing appropriate QASR bits in a par-
ticular sequence. The register must first be read, then zeros must be written to the
flags that are to be cleared. If a new event occurs betwe en the time that the register
is read and the time that it is written, the associate d flag is not cleared.
5.11.2 Interrupt Sources
The QADC includes four sources of interrupt service requests, each of which is sepa-
rately enabled. Each time the result is written for the last conversion command word
(CCW) in a queue, the completion flag for the corresponding queue is set, and when
PIE1
PF1
CIE1
CF1
CONVERSION PAUSE ENABLE
CONVERSION PAUSE FLAG
CONVERSION COMPLETE INTERRUPT
CONVERSION COMPLETE FLAG
QUEUE 1
(IRL1)
PIE2
PF2
CIE2
CF2
CONVERSION PAUSE ENABLE
CONVERSION PAUSE FLAG
CONVERSION COMPLETE INTERRUPT
CONVERSION COMPLETE FLAG
QUEUE 2
(IRL2)
INTERRUPT
GENERATOR
IRQ[7:0]
INTERRUPT
CONTROL
ENABLE
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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