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參數(shù)資料
| 型號： | CL-PS7500FE |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | System-on-a Chip for Internet Appliance |
| 中文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP240 |
| 封裝： | PLASTIC, QFP-240 |
| 文件頁數(shù)： | 73/251頁 |
| 文件大?。?/td> | 2367K |
| 代理商： | CL-PS7500FE |
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ADVANCE DATA BOOK v2.0
June 1997
72
MEMORY SUBSYSTEMS
CL-PS7500FE
System-on-a-Chip for Internet Appliance
addresses are available as for 32-bit mode, meaning that only 32 Mbytes of DRAM is supported per bank.
Words are stored in DRAM with the upper half-word at the lower address.
When this is read, the ARM sees:
In 16-bit mode, byte reads and writes only require a single DRAM access, and the LSB of the column
address is decoded in conjunction with the nCAS[1:0] outputs to select a single byte from four. For this
reason byte reads and writes for 16-bit-wide DRAMs have the same timing as for the non-sequential 32-
bit case.
16-bit mode word accesses involve a non-sequential access for the upper halfword, followed by a sequen-
tial access for the lower half word at the next memory location. A non sequential 16-bit mode word access
thus requires 7 MEMCLK cycles, then sequential accesses can continue until a page boundary is
reached, taking two cycles for each half word.
9.2.5
DRAM Refresh
DRAM refresh is controlled by a small state machine and counter within CL-PS7500FE. The refresh inter-
val timer is clocked by a clock derived from the fixed frequency I_OCLK, and thus the refresh intervals
remain the same even if the frequency of MEMCLK is increased for use with faster DRAM. There are four
timings available for refresh, controlled by the REFCR refresh control register at address 0x0320008C.
During reset, the refresh timer is reset to the fastest value (16
μ
s), and the counter and state machine are
clocked such that refresh continues even during reset.
R
Write
refresh period
bit[3:0]
0000
0001
0010
0100
1000
all others are undefined
return above values
set to ‘0001’ (fastest available refresh rate)
refresh off
16
μ
s
32
μ
s
64
μ
s
128
μ
s
Read
Reset
0 0 0
0
3
4
7
8
11
12
15
1
2
5
6
9
10
13
14
0 0
0 0 0
0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
CONTENTS
ADDRESS
0
0X10000000
0X10000001
0 0 0
0
3
4
7
8
11
12
15
16
19
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21
22
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28
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1
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6
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0 0 0 0
1
0 0
0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
MSB
LSB
0
3
4
7
1
2
5
6
X X X
R
X
R
R
R
相關(guān)PDF資料 |
PDF描述 |
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