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參數(shù)資料
| 型號： | CL-PS7500FE |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | System-on-a Chip for Internet Appliance |
| 中文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP240 |
| 封裝： | PLASTIC, QFP-240 |
| 文件頁數(shù)： | 30/251頁 |
| 文件大小： | 2367K |
| 代理商： | CL-PS7500FE |
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June 1997
29
ADVANCE DATA BOOK v2.0
FUNCTIONAL DESCRIPTION
CL-PS7500FE
System-on-a-Chip for Internet Appliance
3.4
Video and Sound Macrocell
The video and sound macrocell gives the CL-PS7500FE the flexibility to drive high analog CRT or low
power LCD displays, and features the following:
G
Up to 120-MHz pixel clock rate
G
Resolutions of up to 1024
×
768 pixels are directly supported
(greater if external serialization is used)
G
Fully programmable display parameters
G
256-entry by 28-bit video palette
G
Red, green and blue 8-bit linear DACs to drive CRT
G
1-, 2-, 4-, 8-, 16-, and 32-bpp CRT modes
G
Up to 16 million colors
G
External bits in palette for supremacy, fading, HiRes
G
Single- or dual-panel LCD driving
G
16-level gray scalar for LCD
G
Power management features
G
Hardware cursor for all display modes
G
Sound system — serial CD digital output
3.5
Clock Control and Power Management
The clocking strategy for CL-PS7500FE has been designed for maximum flexibility, and includes separate
clock inputs for the:
G
CPU core clock
G
Memory system clock
G
I/O system clock (in addition to the video clock inputs).
Each of the three clock inputs has a selectable divide-by-two prescalar to generate an internal 50/50
mark-space ratio if required. Throughout this data book, all timing diagrams assume that CPUCLK, MEM-
CLK, and I_OCLK
are divided by one.
There are two levels of power management included:
G
SUSPEND mode:
The clock to the CPU is stopped, but the display continues to work normally, that is, DMA
unaffected.
G
STOP mode:
All clocks are stopped. Two asynchronous wake-up event pins are provided to terminate stop
mode. Circuitry is included on-chip to stop external oscillators and restart them cleanly when required.
3.6
Memory System
The memory system interface control logic is completely asynchronous in operation to the I/O control
logic. This means that the clock to the memory controller can be increased in frequency to allow faster
memory to be used. This implementation gives maximum system flexibility.
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