參數(shù)資料
型號: CL-PS7500FE
廠商: CIRRUS LOGIC INC
元件分類: 微控制器/微處理器
英文描述: System-on-a Chip for Internet Appliance
中文描述: 32-BIT, RISC MICROCONTROLLER, PQFP240
封裝: PLASTIC, QFP-240
文件頁數(shù): 215/251頁
文件大?。?/td> 2367K
代理商: CL-PS7500FE
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ADVANCE DATA BOOK v2.0
June 1997
214
ELECTRICAL SPECIFICATIONS
CL-PS7500FE
System-on-a-Chip for Internet Appliance
Table 22-8.
16-MHz I/O Timing
Symbol
Parameter
40 MHz
56 MHz
Units
MIN
MAX
MIN
MAX
t
nmxl
nXIPMUX16 falling to upper data output on BD[15:0]
6
6
ns
t
nmxh
nXIPMUX16 rising to lower data output on BD[15:0]
5
5
ns
t
xls
DATA setup to nXIPLATCH falling
1
1
ns
t
xlh
DATA hold from nXIPLATCH falling
2
2
ns
t
c16l
I_OCLK rising to CLK16 falling
12
12
ns
t
c16h
I_OCLK rising to CLK16 rising
12
12
ns
t
bdh
DATA hold from I_OCLK rising
10
10
ns
t
bds
DATA setup to I_OCLK rising
0
0
t
iornwh
I_OCLK falling to IORNW rising
13
14
ns
t
iornwl
t
csl_pca
t
csh_pca
I_OCLK rising to IORNW falling
16
16
ns
I_OCLK rising to PC I/O chip select falling
20
20
ns
I_OCLK rising to PC I/O chip select rising
22
22
ns
t
rds
READY setup to I_OCLK rising
0
0
t
rdh
t
bd2b, c
t
bd2b, d
t
bd3e
READY hold from I_OCLK rising
8
8
ns
I_OCLK rising to BD write data valid
133
150
133
150
ns
I_OCLK rising to BD write data valid
164
181
164
181
ns
I_OCLK rising to BD write data valid
0
40
0
40
ns
t
niorl
I_OCLK rising to nIOR falling
16
16
ns
t
niorh
I_OCLK rising to nIOR rising
16
16
ns
t
noh1
I_OCLK rising to nBLO rising, read
18
18
ns
t
nol1
I_OCLK rising to nBLO falling, read
20
20
ns
t
noh2
MEMCLK rising to nBLO rising, write
22
22
ns
t
nol2
MEMCLK rising to nBLO falling, write
19
19
ns
t
nwbeh
I_OCLK falling to nWBE rising
20
20
ns
t
nwbel
I_OCLK rising to nWBE falling
17
17
ns
t
rbel
MEMCLK rising to nRBE falling
16
16
ns
t
rbeh
MEMCLK rising to nRBE rising
21
21
ns
t
niowl
I_OCLK rising to nIOW falling
17
17
ns
t
niowh
I_OCLK rising to nIOW rising
16
16
ns
t
du
t
add3f
MEMCLK rising to D[31:16] valid
35
35
ns
LA[28:0] changing after I_OCLK rising before start
0
82
0
82
ns
t
duh
t
add2c, g
t
add2d, g
MEMCLK rising to D[31:16] invalid
10
10
ns
LA[28:0] changing after I_OCLK rising at end
74
89
74
89
ns
LA[28:0] changing after I_OCLK rising at end
105
120
105
120
ns
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PDF描述
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