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參數(shù)資料
| 型號： | CL-PS7500FE |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | System-on-a Chip for Internet Appliance |
| 中文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP240 |
| 封裝： | PLASTIC, QFP-240 |
| 文件頁數(shù)： | 188/251頁 |
| 文件大小： | 2367K |
| 代理商： | CL-PS7500FE |
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June 1997
187
ADVANCE DATA BOOK v2.0
BUS INTERFACE
CL-PS7500FE
System-on-a-Chip for Internet Appliance
20. BUS INTERFACE
20.1
Bus Arbitration
Arbitration for the main CL-PS7500FE data bus is carried out with the priorities shown below:
1)
Video/cursor DMA
2)
Sound DMA
3)
DRAM refresh
4)
ARM processor memory cycles
As the CL-PS7500FE contains a cached processor, ARM internal cycles can continue while DMA is in
progress, but the CPU stalls when it suffers a cache miss and requires to fill a cache line from memory.
Once an external memory cycle has started, DMA has to wait until it is completed. The exception is for
I/O reads or writes and SUSPEND mode, where the write data is latched internally at the start of the cycle,
then DMA requests can be serviced even though the I/O access or SUSPEND mode is under way. The
end of an I/O access is held up until the current DMA access is complete. I/O read data is latched inter-
nally when available, and is not enabled onto the CL-PS7500FE data bus until any DMA transfers have
completed.
20.2
Bus Cycle Types
There are a large number of different types of cycle that use of the CL-PS7500FE data bus. Except for
DMA accesses, the cycle type is decoded according to the address put out by the ARM processor mac-
rocell, and the detailed timing is controlled by the relevant section of the I/O or memory controller sub-
system.
The ARM processor supports two basic types of external cycle:
G
Non-sequential
consists of an idle cycle followed by a memory cycle
G
Sequential
consists simply of a memory cycle
The idle cycle allows the memory and I/O controller subsystems time to prepare for a new cycle type.
These two cycles are used as the basic building block for the more complex I/O and memory access cycle
timings generated by the CL-PS7500FE. ARM processor external cycles are clocked by the internal
MEMCLK signal generated by the CL-PS7500FE memory controller according to the type of cycle.
Only the latched version of the ARM processor’s address is exported from the ARM processor, and this
can only change immediately after the falling edge of the internal MEMCLK signal that clocks the ARM
for external accesses. The timing diagrams in
Chapter 22
include MEMCLK as a reference as it indicates
the end of a particular cycle. To save power, the CL-PS7500FE internal data bus is not always exported
during internal register programming.
The ARM processor requests an external memory access for a number of reasons:
G
A cache line fetch always consists of memory reads from four sequential addresses.
G
A Level 1 translation fetch consists of a read from memory followed by the address translation so that the
next address output by the ARM is the translated physical address as generated from the read-back section
descriptor.
G
A Level 2 translation fetch is always preceded by a Level 1 fetch, and returns the page table entry, then used
to create the physical address for the next cycle.
相關PDF資料 |
PDF描述 |
|---|---|
| CL-SH8665 | Integrated ATA Drive microcontroller(集成ATA驅(qū)動微控制器) |
| CL1431 | Precision Adjustable Shunt Reference |
| CL1431D | Precision Adjustable Shunt Reference |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| CLPT-12SP-67 | 制造商:Tri-Star Electronics International 功能描述:- Bulk |
| CL-PU/O | 制造商:Maxell 功能描述:Couleur® Stereo Ear Buds w/ Multi-Size Ear Tips - Purple/Orange |
| CL-PX0070-30QC-A | 制造商:Cirrus Logic 功能描述:TRAY OF 19 3 OF THEM SLIGHTLY BENT LEADS |
| CL-PX0072-30QC-A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Non-VGA Video Controller |
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