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參數(shù)資料
| 型號： | CL-PS7500FE |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | System-on-a Chip for Internet Appliance |
| 中文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP240 |
| 封裝： | PLASTIC, QFP-240 |
| 文件頁數(shù)： | 41/251頁 |
| 文件大?。?/td> | 2367K |
| 代理商： | CL-PS7500FE |
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ADVANCE DATA BOOK v2.0
June 1997
40
ARM PROCESSOR MMU
CL-PS7500FE
System-on-a-Chip for Internet Appliance
There are three routes for address translation and permission checking. The selected route depends on
if the address in question is marked as a section-mapped access or a page-mapped access; there are
two sizes of page-mapped access (large pages and small pages). However, the translation process
always starts out in the same way, as described in
Section 6.3.2
, with a Level One fetch. A section-
mapped access only requires a Level One fetch, but a page-mapped access also requires a Level Two
fetch.
6.3
Translation Process
6.3.1
TTB (Translation Table Base)
The translation process is initiated when the on-chip TLB does not contain an entry for the requested vir-
tual address. The TTB register points to the base of a table in physical memory that contains Section
and/or Page descriptors. The 14 low-order bits of the TTB register are set to zero as illustrated in
Figure 6-2
, he table must reside on a 16-Kbyte boundary.
Figure 6-2. Translation Table Base Register
6.3.2
Level One Fetch
Bits 31:14 of the TTB register are concatenated with bits 31:20 of the virtual address to produce a 30-bit
address, as illustrated in
Figure 6-3
. This address selects a 4-byte translation table entry that is a First
Level descriptor for either a Section or a Page (bit 1 of the descriptor returned specifies if it is for a Section
or Page).
Figure 6-3. Accessing the Translation Table First Level Descriptors
0
13
14
31
TRANSLATION TABLE BASE
0
19
20
31
0
31
TABLE INDEX
SECTION INDEX
VIRTUAL ADDRESS
TRANSLATION BASE
13
14
TRANSLATION TABLE BASE
0
31
TRANSLATION BASE
13
14
0
0
1
2
TABLE INDEX
18
12
FIRST LEVEL DESCRIPTOR
0
31
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PDF描述 |
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