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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 219/336頁 |
| 文件大小： | 3387K |
| 代理商： | 68HC11 |
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Analog-to-Digital (A/D) Converter
A/D Control/Status Register
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Analog-to-Digital (A/D) Converter
219
a conversion on each of four channels where each result register
corresponds to one channel.
NOTE:
When the multiple-channel continuous scan mode is used, extra care is
needed in the design of circuitry driving the A/D inputs. The charge on
the capacitive DAC array before the sample time is related to the voltage
on the previously converted channel. A charge share situation exists
between the internal DAC capacitance and the external circuit
capacitance. Although the amount of charge involved is small, the rate
at which it is repeated is every 64
μ
s for an E clock of 2 MHz. The RC
charging rate of the external circuit must be balanced against this charge
sharing effect to avoid errors in accuracy. Refer to M68HC11 Reference
Manual, Motorola document order number M68HC11RM/AD, for further
information.
CD:CA
—
Channel Selects D:A Bits
Refer to
Table 10-2
. When a multiple channel mode is selected
(MULT = 1), the two least significant channel select bits (CB and CA)
have no meaning and the CD and CC bits specify which group of four
channels is to be converted.
Table 10-2. A/D Converter Channel Selection
Channel Select
Control Bits
CD:CC:CB:CA
0000
0001
0010
0011
0100
0101
0110
0111
10XX
Channel Signal
Result in ADRx
if MULT = 1
AN0
AN1
AN2
AN3
AN4
AN5
AN6
AN7
ADR1
ADR2
ADR3
ADR4
ADR1
ADR2
ADR3
ADR4
—
Reserved
V
RH(1)
V
RL(1)
(V
RH
)/2
(1)
Reserved
(1)
1100
1. Used for factory testing
ADR1
1101
ADR2
1110
ADR3
1111
ADR4
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