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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 184/336頁 |
| 文件大小： | 3387K |
| 代理商： | 68HC11 |
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Technical Data
MC68HC11E Family
—
Rev. 4
184
Timing System
MOTOROLA
Timing System
9.4.2 Timer Input Capture Registers
When an edge has been detected and synchronized, the 16-bit
free-running counter value is transferred into the input capture register
pair as a single 16-bit parallel transfer. Timer counter value captures and
timer counter incrementing occur on opposite half-cycles of the phase 2
clock so that the count value is stable whenever a capture occurs. The
timer input capture registers are not affected by reset. Input capture
values can be read from a pair of 8-bit read-only registers. A read of the
high-order byte of an input capture register pair inhibits a new capture
transfer for one bus cycle. If a double-byte read instruction, such as load
double accumulator D (LDD), is used to read the captured value,
coherency is assured. When a new input capture occurs immediately
after a high-order byte read, transfer is delayed for an additional cycle
but the value is not lost.
Register name: Timer Input Capture 1 Register (High)
Bit 7
Address: $1010
3
6
5
4
2
1
Bit 0
Read:
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
Write:
Reset:
Indetermnate after reset
Register name: Timer Input Capture 1 Register (Low)
Address: $1011
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Write:
Reset:
Indetermnate after reset
Figure 9-4. Timer Input Capture 1 Register Pair (TIC1)
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PDF描述 |
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