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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 213/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Analog-to-Digital (A/D) Converter
Overview
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Analog-to-Digital (A/D) Converter
213
10.3.5 A/D Converter Clocks
The CSEL bit in the OPTION register selects whether the A/D converter
uses the system E clock or an internal RC oscillator for synchronization.
When E-clock frequency is below 750 kHz, charge leakage in the
capacitor array can cause errors, and the internal oscillator should be
used. When the RC clock is used, additional errors can occur because
the comparator is sensitive to the additional system clock noise.
10.3.6 Conversion Sequence
A/D converter operations are performed in sequences of four
conversions each. A conversion sequence can repeat continuously or
stop after one iteration. The conversion complete flag (CCF) is set after
the fourth conversion in a sequence to show the availability of data in the
result registers.
Figure 10-3
shows the timing of a typical sequence.
Synchronization is referenced to the system E clock.
Figure 10-3. A/D Conversion Sequence
0
32
64
96
128
—
E CYCLES
SAMPLE ANALOG INPUT
SUCCESSIVE APPROXIMATION SEQUENCE
MSB
4
CYCLES
BIT 6
2
CYC
BIT 5
2
CYC
BIT 4
2
CYC
BIT 3
2
CYC
BIT 2
2
CYC
BIT 1
2
CYC
LSB
2
CYC
2
CYC
END
R
S
CONVERT FIRST
CHANNEL, UPDATE
ADR1
CONVERT SECOND
CHANNEL, UPDATE
ADR2
CONVERT THIRD
CHANNEL, UPDATE
ADR3
CONVERT FOURTH
CHANNEL, UPDATE
ADR4
12 E CYCLES
W
E CLOCK
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PDF描述 |
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| 68HC11F1FN | 制造商: 功能描述: 制造商:undefined 功能描述: |
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