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參數(shù)資料
| 型號： | 68HC11 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Technical Data |
| 中文描述： | 技術(shù)數(shù)據(jù) |
| 文件頁數(shù)： | 169/336頁 |
| 文件大?。?/td> | 3387K |
| 代理商： | 68HC11 |
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Serial Peripheral Interface (SPI)
Clock Phase and Polarity Controls
MC68HC11E Family
—
Rev. 4
Technical Data
MOTOROLA
Serial Peripheral Interface (SPI)
169
8.5 Clock Phase and Polarity Controls
Software can select one of four combinations of serial clock phase and
polarity using two bits in the SPI control register (SPCR). The clock
polarity is specified by the CPOL control bit, which selects an active high
or active low clock, and has no significant effect on the transfer format.
The clock phase (CPHA) control bit selects one of two different transfer
formats. The clock phase and polarity should be identical for the master
SPI device and the communicating slave device. In some cases, the
phase and polarity are changed between transfers to allow a master
device to communicate with peripheral slaves having different
requirements.
When CPHA equals 0, the SS line must be negated and reasserted
between each successive serial byte. Also, if the slave writes data to the
SPI data register (SPDR) while SS is low, a write collision error results.
When CPHA equals 1, the SS line can remain low between successive
transfers.
8.6 SPI Signals
This subsection contains descriptions of the four SPI signals:
Master in/slave out (MISO)
Master out/slave in (MOSI)
Serial clock (SCK)
Slave select (SS)
Any SPI output line must have its corresponding data direction bit in
DDRD register set. If the DDR bit is clear, that line is disconnected from
the SPI logic and becomes a general-purpose input. All SPI input lines
are forced to act as inputs regardless of the state of the corresponding
DDR bits in DDRD register.
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