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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 8/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
8
Lucent Technologies Inc.
List of Figures
(continued)
Figures
Page
Figure 54. Stack Available and Stack Ready Bit Formatting .........................................................................................434
Figure 55. Tx Data Link Block Diagram .........................................................................................................................439
Figure 56. Receive HDLC Block Diagram .....................................................................................................................443
Figure 57. Transmit HDLC FIFO Block Diagram ...........................................................................................................445
Figure 58. Framer PLL ...................................................................................................................................................447
Figure 59. Framer Block Transmit Path Timing Selection .............................................................................................448
Figure 60. System Loopbacks .......................................................................................................................................451
Figure 61. CHI Mode of the Transmit System Interface ................................................................................................452
Figure 62. Nominal Concentration Highway Interface Timing .......................................................................................453
Figure 63. CHIDTS Mode Concentration Highway Interface Timing .............................................................................454
Figure 64. Associated Signaling Mode Concentration Highway Interface Timing .........................................................455
Figure 65. TCHIDATA and RCHIDATA to CHICK Relationship with FRM_CMS = 0
(CEX = 3 and CER = 4, Respectively) ........................................................................................................458
Figure 66. CHI TCHIDATA and RCHIDATA to CHICK Relationship with FRM_CMS = 1
(CEX = 3 and CER = 6, Respectively) ........................................................................................................458
Figure 67. Parallel Bus System Interface Mode of the Transmit System Interface ........................................................459
Figure 68. Parallel Bus System Interface Turn-Around Timing .....................................................................................463
Figure 69. Signals (6-Pin Mode) ....................................................................................................................................464
Figure 70. Signals (8-Pin Mode) ....................................................................................................................................465
Figure 71. Network Serial Multiplexed Interface (Single Octet) .....................................................................................466
Figure 72. Network Serial Multiplexed Interface (Multiple Octets) .................................................................................467
Figure 73. Cross Connect Block Diagram .....................................................................................................................558
Figure 74. Framer and Cross Connect ..........................................................................................................................559
Figure 75. DS1 Cross Connect Interface .......................................................................................................................564
Figure 76. DS1E1 External I/O to M13 ..........................................................................................................................568
Figure 77. Framer Line Interface Cross Connect ..........................................................................................................570
Figure 78. Framer System Interface—Parallel System Bus (PSB) ................................................................................571
Figure 79. Framer System Interface—Concentration Highway Interface (CHI) .............................................................572
Figure 80. DS2 Cross Connect Interface .......................................................................................................................573
Figure 81. M12 Mux DS2 Output Cross Connect ..........................................................................................................575
Figure 82. M12 Demux Input DS2 Cross Connect ........................................................................................................578
Figure 83. M23 Demux DS2 Output Cross Connect ......................................................................................................579
Figure 84. M23 Mux DS2 Input Cross Connect .............................................................................................................581
Figure 85. DS3 Cross Connect ......................................................................................................................................582
Figure 86. DS3 Test-Pattern Cross Connect .................................................................................................................584
Figure 87. DS3 Basic Cross Connect ............................................................................................................................586
Figure 88. NSMI Interface Cross Connect .....................................................................................................................588
Figure 89. TPOAC and RPOAC Cross Connect ............................................................................................................589
Figure 90. DJA Block with I/O Connections to Other Blocks in the Device ....................................................................601
Figure 91. Basic Functional Flow of the DJA Block .......................................................................................................602
Figure 92. TPG Block Interface Block Diagram .............................................................................................................611
Figure 93. Clock And Power Shut Down Diagram .........................................................................................................636
Figure 94. Single-Ended Input Specification ..................................................................................................................641
Figure 95. Generic Clock Timing ...................................................................................................................................643
Figure 96. Generic Interface Data Timing ......................................................................................................................645
Figure 97. VT Mapper Transmit Path Overhead Detailed Timing ..................................................................................650
Figure 98. VT Mapper Receive Path Overhead Detailed Timing ...................................................................................651
Figure 99. CHI Transmit I/O Timing ...............................................................................................................................652
Figure 100. CHI Receive I/O Timing ..............................................................................................................................653
Figure 101. Parallel System Bus Interface Transmit I/O Timing ....................................................................................654
Figure 102. Parallel System Bus Interface Receive I/O Timing .....................................................................................655
Figure 103. Microprocessor Interface Synchronous Write Cycle (MPMODE (Pin AD17) = 1) ......................................662
Figure 104. Microprocessor Interface Synchronous Read Cycle (MPMODE (Pin AD17) = 1) ......................................664
Figure 105. Microprocessor Interface Asynchronous Write Cycle Description (MPMODE (Pin AC18) = 0) ..................666
Figure 106. Microprocessor Interface Asynchronous Read Cycle (MPMODE (Pin AC18) = 0) ....................................668
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