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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 126/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
126
Lucent Technologies Inc.
TMUX Functional Description
(continued)
Transmit Direction (Transmit path to SONET/SDH line)
(continued)
Criteria for Insert Line RDI
Hardware insertion of line RDI is generated using the following equation. Each defect contribution to line RDI can
be individually inhibited.
(TMUX_RILOC AND TMUX_TRILOC_LRDIINH) OR
(TMUX_RHSLOS AND TMUX_TRLOS_LRDIINH) OR
(TMUX_RHSLOF AND TMUX_TRLOF_LRDIINH) OR
(TMUX_RHSOOF AND TMUX_TROOF_LRDIINH) OR
(TMUX_RLAISMON AND TMUX_TRLAISMON_LRDIINH) OR
(TMUX_RHSSF AND TMUX_TRSF_LRDIINH) OR
(TMUX_RHSSD AND TMUX_TRSD_LRDIINH)
When a failure condition exists that will cause RDI-L to be generated, the generation of RDI-L must last for at least
20 frames before clearing; even if the original failure cause has cleared in less than 20 frames.
The TMUX provides a protection switch MUX for RDI-L insertion. The MUX is controlled by TMUX_TLREIRDISEL
(Table 69). If TMUX_TLREIRDISEL = 1, then the RDI-L value for insertion is taken from the value on the protection
board rather than from the receive side of the same TMUX.
Line AIS Generation
Line AIS is specified as all 1s in the entire STS/STM signal before scrambling, excluding the section overhead.
Line AIS can be generated by setting TMUX_THSLAISINS = 1 (Table 69).
B2 BIP-8 Calculation and Insert
The B2 byte is allocated for a line overhead error monitoring function. This function will be a bit interleaved parity-8
code (BIP-8) using even parity. The BIP-8 is computed before scrambling, over all the bits of the previous STS-1
frame (except for the 9 bytes of section overhead) and is placed in byte B2 of the current frame also before scram-
bling.
A bit error rate can be inserted on any B2 byte. When bit(s) TMUX_THSB2ERRINS[1—3] (Table 77) is(are)
asserted, the corresponding B2 byte is inverted each time the microprocessor interface block SMPR_BER_INSRT
(Table 13) bit is asserted.
F1 Byte Insert
When TMUX_THSF1INS = 1 (Table 69), the value in TMUX_TF1INS[7:0] (Table 74) is inserted into the F1 byte of
the outgoing signal. Otherwise, the associated TOAC value is inserted when TMUX_TTOAC_F1 = 1 (Table 79). If
both TMUX_THSF1INS and TMUX_TTOAC_F1 = 0, then the value inserted depends on the value of microproces-
sor interface block SMPR_OH_DEFLT (Table 15) bit. If SMPR_OH_DEFLT = 0, then all 0s are inserted. If
SMPR_OH_DEFLT = 1, then all 1s are inserted.
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