參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁(yè)數(shù)： 120/672頁(yè)
文件大?。?/td> 3782K
代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
120
Lucent Technologies Inc.
TMUX Functional Description
(continued)
Transmit Direction (Transmit path to SONET/SDH line)
(continued)
J1 Insert Control
A 64-byte sequence stored in TMUX_TJ1DINS[1—3][1—64][7:0] (Table 102, Table 103, and Table 104)
,
will be
inserted into the outgoing J1 byte if TMUX_THSJ1INS (Table 70) is set to 1. Otherwise, the associated POAC
value is inserted when TMUX_TPOAC_J1 (Table 80) is a logic 1 or the default value is inserted when
TMUX_TPOAC_J1 is logic 0.
B3 BIP-8 Calculation and Insert
The B3 bytes are allocated for a path overhead error monitoring function. This function will be a bit interleaved par-
ity 8 code (BIP-8) using even parity. The BIP-8 is computed before scrambling over all bits of the previous STS-1
frame except for the first three columns consisting of the section and line overhead and is placed in byte B3 of the
current frame also before scrambling.
A bit error rate can be inserted on any B3 byte with TMUX_THSB3ERRINS[1—3] (Table 77) and microprocessor
interface block SMPR_BER_INSRT (Table 13) bit. When TMUX_THSB3ERRINS[1—3] is asserted, the corre-
sponding B3 byte is inverted each time the SMPR_BER_INSRT bit is asserted.
C2 Signal Label Byte Insert
When TMUX_THSC2INS[1—3]
= 1 (Table 70), the value in TMUX_TC2INS[1—3][7:0]
(Table 76) is inserted into
the C2 byte of the outgoing
signal. Otherwise, the associated POAC value is inserted when TMUX_TPOAC_C2 =
1 (Table 80). If both TMUX_THSC2INS and TMUX_TPOAC_C2 = 0, then the value inserted depends on the micro-
processor interface block, SMPR_OH_DEFLT (Table 15) bit value. If SMPR_OH_DEFLT
= 0, then all 0s are
inserted. If SMPR_OH_DEFLT = 1, then all 1s are inserted.
Path RDI (RDI-P) Insert
When TMUX_THSRDIPINS = 1 (Table 70), then data from TMUX_TRDIPINS[1—3][2:0] (Table 76) is written into
the corresponding three STS-1 G1 byte output bits (G1[3:1]). For STS-3 mode, each STS-1 signal carries its own
G1 value. For STM-1 mode, only TMUX_TRDIPINS1[2:0] is written into the first STS-1 location. When
TMUX_THSRDIPINS = 0, hardware insert is enabled for RDI-P insertion. Each defect contribution to the RDI-P
outgoing code
can be inhibited
.
There are two modes supported for path RDI Insertion. One mode conforms to the
earlier one-bit version of the standard. The other mode, enhanced RDI-P mode, uses a 3-bit RDI-P code and con-
forms to the current version of the standard. When TMUX_TEPRDI_MODE
= 0 (Table 72), the TMUX sends a 3-bit
code that conforms to the earlier 1-bit version of the standards. If TMUX_TEPRDI_MODE = 1, the TMUX will send
a 3-bit code conforming to the current enhanced path RDI encoding. Note that for non-enhanced RDI-P mode, the
relevant defects are AIS-P and LOP-P. For enhanced RDI-P mode, the relevant defects are AIS-P, LOP-P, PLM-P,
and UNEQ-P.
When a failure condition exists that will cause RDI-P to be generated via hardware, the generation of RDI-P must
last for at least 20 frames before clearing even if the original failure cause has cleared in less than 20 frames.
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