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參數(shù)資料
| 型號(hào)： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 420/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
420
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
Transmit Signaling Per-Link Feature Provisioning
(continued)
For CEPT links, the entire time slot 16 multiframe is sourced from the transmit signaling link registers (TSLR) 0—
31.
The time slot 16 multiframe alignment pattern is transmitted from TSLR 16. That location must be written to 0 if the
correct time slot 16 multiframe alignment pattern is to be transmitted. The reset value of all TSLR locations is 0.
The spare bits (X2, X1, and X0) and the time slot 16 remote frame alarm (Y bit) to be transmitted must be written
by the host into TSLR0. If the source of signaling is the receive system interface and the X or Y bits must be
changed, then switch the signaling source back to host temporarily, write the new values, and then switch the sig-
naling source back to the receive system interface.
If the source of signaling is the host, only the relevant bits need be written in each transmit signaling link register.
The format of the data written in each transmit signaling link register depends on the signaling state mode selected
for each time slot as shown in Table 311 below.
Table 311. Transmit Signaling Link Registers 0—31 Expected Data
The host mode can also be used to manually freeze signaling. For example, if the source is switched from receive
system to host, the existing signaling codes will be held until modified by the host or the signaling source is
switched back to the receive system. If the host mode is used to manually freeze signaling when the actual source
is the receive line interface, then signaling debounce must be enabled. Signaling debounce is enabled by setting
T_SIGDEB in the transmit signaling link register, bit 5 to 1.
If the signaling source is set to the receive system interface, the transmit signaling processor will copy exactly what
is extracted from the bus into the D, C, B, and A locations of the transmit signaling link registers 0—31 for each of
the links.
The system interface will need to be configured for ASM mode in order for the signaling to be received on the PSB
or CHI buses. ASM mode is controlled by FRM_ASM in FRM_SYSGR1, System Interface Global Register 1 (R/W),
Table 382 on page 487, bit 11.
If the signaling source is set to the receive line interface, the transmit signaling processor will start extracting data
from the receive line and store valid signaling codes into the D, C, B, and A locations of the transmit signaling link
registers 0—31 for each of the links.
The transmit signaling processor will automatically determine the link type and extract the correct signaling bit posi-
tions from each link. The transmit signaling processor can simultaneously service any combination of CEPT, DS1,
and CMI type links. The transmit signaling processor will extract robbed-bit signaling from DS1 links, common
channel signaling from CEPT links, and time slot 0 signaling from CMI links compliant with the following standards.
CEPT Multiframe Signaling Structure
n
ITU Rec G.704 10/98
n
T1.403 1995
Robbed-Bit Signaling
n
TTC JJ-20.11
CMI Coded Interface
The transmit signaling processor can accommodate any combination of CEPT, DS1, and CMI type links when the
signaling source is set to the receive system interface.
The transmit signaling processor cannot extract signaling from the receive system and the receive line interface on
different links simultaneously.
Signaling State Mode
Bit 6
Bit 5
Bit 4
—
Bit 3
Bit 2
Bit 1
Bit 0
16 state
0
0
D
C
B
A
4 state
0
1
—
—
—
B
A
2 state
1
1
—
—
—
—
A
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