參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁(yè)數(shù)： 257/672頁(yè)
文件大?。?/td> 3782K
代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
257
Lucent Technologies Inc.
VT/TU Mapper Functional Description
(continued)
VT Termination (VTTERM)
(continued)
The V5 byte VT/TU signal label will be monitored and reported to the microprocessor using bits VT_LAB[1—
28][2:0] (Table 177). New values will be latched to the microprocessor after the number of consecutive values pro-
grammed in bits VT_LAB_NTIME[3:0] (Table 184) have been received. An all 0s signal label will set bit
VT_UNEQ[1—28] (Table 177). Any change in state of VT_UNEQ[1—28] will be reported to the microprocessor via
bit VT_UNEQ_D[1—28] (Table 169). Unless the VT_UNEQ_M[1—28] (Table 173) mask bit is set,
VT_UNEQ_D[1—28] = 1 will generate an interrupt. VT_UNEQ[1—28] will contribute to automatic AIS generation.
The latched signal label will be compared to the expected signal label. If the expected signal label is 001 or
VT_UNEQ[1—28] is detected, the detection of PLM-V is disabled. Otherwise, any mismatch is reported to the
microprocessor via bit VT_PLM[1—28] (Table 177). Any change in state of VT_PLM[1—28] will be reported to the
microprocessor via bit VT_PLM_D[1—28] (Table 169). Unless the VT_PLM_M[1—28] mask bit is set (Table 173),
VT_PLM_D[1—28] = 1 will generate an interrupt.
Z6/N2 Termination
For SONET applications the Z6 byte is monitored and presented to the microprocessor using bits
VT_Z6_BYTE[1—28][7:0] (Table 205) for growth and monitoring purposes only. The Z6 byte is updated to when
three consecutive consistant bytes are received. N2 is defined for tandem connection applications per ETS 300
417-1-1 and ITU-T G.707/G.783.
Low-order tandem connection is not supported.
Z7/K4 Termination
This termination will support enhanced RDI when bit VT_RX_ERDI_EN[1—28] = 1(Table 204). The Z7/K4[3:1]
byte will be monitored and reported to the microprocessor with bits VT_ERDI[1—28][2:0] (Table 177). New values
will be latched to the microprocessor after the number of consecutive values programmed in register bits
VT_ERDI_NTIME[3:0] (Table 184) have been received. A change of state is reported using bit VT_ERDI_D[1—28]
(Table 169). Unless the VT_ERDI_M[1—28] (Table 173) mask bit is set, VT_ERDI_D[1—28] = 1 will generate an
interrupt.
The Z7/K4[7:4] byte will be monitored and reported to the microprocessor via bits VT_APS[1—28][3:0] (Table 178).
New values will be latched to the microprocessor after the number of consecutive values programmed in bits
VT_APS_NTIME[3:0] (Table 184) have been received. A change of state is reported using bit VT_APS_D[1—28]
(Table 169). Unless the VT_APS_M[1—28] (Table 173) mask bit is set, VT_APS_D[1—28] = 1 will generate an
interrupt.
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