參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 7/672頁
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代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
7
Lucent Technologies Inc.
List of Figures
Figures
Page
Figure 1. Functional Diagram of Super Mapper ...............................................................................................................25
Figure 2. Switching Application of the Super Mapper ......................................................................................................26
Figure 3. Transport Application of the Super Mapper ......................................................................................................27
Figure 4. Super Mapper Switching Mode for Framer in Concentration Highway Interface (CHI) Configuration ..............35
Figure 5. Super Mapper Switching Mode for Framer in Parallel System Bus Configuration ...........................................36
Figure 6. Super Mapper Switching Mode CHI Configuration with Byte-Synchronous VT Mapping Enabled ..................37
Figure 7. Super Mapper Byte-Synchronous Transport Mode: Passive Performance Monitoring ....................................38
Figure 8. Super Mapper Byte-Synchronous Transport Mode: Intrusive Performance Monitoring ...................................39
Figure 9. Pin Diagram of 456-Pin PBGA (Bottom View) ..................................................................................................43
Figure 10. Microprocessor Interface ................................................................................................................................72
Figure 11. PM Reset Counter ..........................................................................................................................................74
Figure 12. PM Reset Signal Generation ..........................................................................................................................75
Figure 13. TMUX RTOAC Timing Diagram .....................................................................................................................89
Figure 14. TMUX TTOAC and RTOAC Timing Digram ...................................................................................................92
Figure 15. High-Level TMUX Interconnect ......................................................................................................................93
Figure 16. Detailed Block Diagram of the TMUX .............................................................................................................94
Figure 17. Receive Direction Functional Block Diagram .................................................................................................95
Figure 18. Pointer Interpretation State Diagram ............................................................................................................103
Figure 19. Receive Low-Speed Bus Interface Signals for STS-3/STM-1 Signals .........................................................115
Figure 20. Transmit Low-Speed Bus Interface Signals for STS-3/STM-1 Signals ........................................................116
Figure 21. Transmit Direction POH and TOH Insertion Diagram ...................................................................................117
Figure 22. SPE Mapper Block with Connections to External Pins and Other Blocks in the Device ..............................195
Figure 23. Basic Functional Flow of the SPE Mapper Transmit Section .......................................................................196
Figure 24. Basic Functional Flow of the SPE Mapper Receive Section ........................................................................197
Figure 25. STS-1 NSMI Receive Operation ...................................................................................................................201
Figure 26. STS-1 NSMI Transmit Operation ..................................................................................................................202
Figure 27. Receive Direction Path Termination Block ...................................................................................................203
Figure 28. Pointer Interpretation State Diagram ............................................................................................................204
Figure 29. Transmit Direction Path Insertion Block .......................................................................................................217
Figure 30. VT Mapper Interface Diagram ......................................................................................................................247
Figure 31. VT Mapper Functional Block Diagram ..........................................................................................................248
Figure 32. Pointer Interpretation State Diagram ............................................................................................................253
Figure 33. DS1 Mode Gapped Clocking Scheme ..........................................................................................................279
Figure 34. E1 Mode Gapped Clocking Scheme ............................................................................................................279
Figure 35. DS1 Interface ................................................................................................................................................279
Figure 36. E1 Interface ..................................................................................................................................................280
Figure 37. VT Mapper Receive Path Overhead Serial Access Channel .......................................................................281
Figure 38. VT Mapper Transmit Path Overhead Serial Access Channel ......................................................................282
Figure 39. M13 Block Diagram ......................................................................................................................................327
Figure 40. M12 Functional Block Diagram .....................................................................................................................328
Figure 41. M23 Functional Block Diagram .....................................................................................................................329
Figure 42. DS3 NSMI Transmit Operation .....................................................................................................................333
Figure 43. DS3 NSMI Receive Operation ......................................................................................................................333
Figure 44. Switching Application of the Super Mapper ..................................................................................................394
Figure 45. Super Mapper Switching Configuration ........................................................................................................395
Figure 46. Super Mapper Switching Mode for Framer in DS0 Interface (Parallel or Serial) Configuration
(the Optional Byte-Synchronous VT Mapping Path is Shown) ....................................................................396
Figure 47. Transport Application of the Super Mapper ..................................................................................................397
Figure 48. Super Mapper Transport Configuration ........................................................................................................398
Figure 49. Super Mapper Transport (with Intrusive Performance Monitoring) Mode
(the Optional Byte-Synchronous VT Mapping Path is Shown) ....................................................................399
Figure 50. DS1 Transparent Frame Structure ...............................................................................................................402
Figure 51. CEPT Transparent Frame Structure .............................................................................................................403
Figure 52. HG Alignment Algorithm ...............................................................................................................................416
Figure 53. Rx Data Link Block Diagram .........................................................................................................................433
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