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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 417/672頁 |
| 文件大小： | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
417
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
Transmit Signaling Per-Link Feature Provisioning
The transmit signaling processor requires the provisioning of four items for each link to enable signaling extraction
and delivery.
n
Signaling State Mode Source (host or Rx CHI interface)
n
Signaling State Mode (2-, 4-, and 16-state mode or no-signaling)
n
Signaling Source (receive line, receive system, or host interface)
n
Signaling Destination (VT mapper or transmit line interface)
Signaling State Mode Source Selection
The signaling state mode source is selected by programming FRM_T_FGSRC in FRM_TSLR32, Transmit Signal-
ing Link Register 32 (R/W), Table 413 on page 503, bit 2. The typical application will select the host for program-
ming the state mode. If so, the host will have to program the state mode for all of the time slots on each link.
It is possible for the state mode to be implied by the values received on the CHI or PSB bus by the receive system
interface. In this mode, the signaling processor will constantly monitor those values and update the state mode for
each of the time slots on each link.
Signaling State Mode Selection
The signaling state mode is selected by programming bits 5 and 6 in FRM_TSLR0—FRM_TSLR31, Transmit Sig-
naling Link Registers 0—31 (R/W), Table 407 on page 498 for each link. The bit definition for each of those 32 reg-
isters is illustrated below.
Table 308. Transmit Signaling Link Registers 0—31 Bit Description
The signaling state mode definitions are illustrated in the table below.
Table 309. Transmit Signaling Link Registers 0—31 G-Bit and F-Bit Description
The signaling state mode for DS1 type links should be set to match the function of each time slot. The signaling
state mode does not apply to CEPT type links and the value must be kept in the reset state which is 00. The signal-
ing state mode for CMI type links must be set to 11.
The sixteen state mode, which is the state mode selected out of reset, can be used on SF type DS1 links in order
to detect a toggle code. In this case, signaling will be collected over two superframes and stored as a 4-bit code.
When programming the state mode for each time slot, the host can also program the DCBA bits in the same regis-
ter. Doing this will determine the default code forwarded to the transmit line or the transmit VT mapper interface
before the first valid signaling code has been extracted from the receive line or receive system interface.
Bit 6
G
Bit 5
F
Bit 4
—
Bit 3
D
Bit 2
C
Bit 1
B
Bit 0
A
G and F
Signaling State Mode
Selected
16 state (reset state)
4 state
no signaling
2 state
00
01
10
11
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