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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 125/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
125
Lucent Technologies Inc.
TMUX Functional Description
(continued)
Transmit Direction (Transmit path to SONET/SDH line)
(continued)
An event indication must be provided to indicate parity errors for the TOAC channel. Odd or even parity is checked
depending on TMUX_TTOAC_OEPMON (Table 79); 0 selects odd parity and 1 selects even parity. A parity error is
reported in status register bit TMUX_TTOAC_PE (Table 42) and the interrupt is maskable with TMUX_TTOAC_PM
(Table 46).
Sync Status Byte (S1) Insert
When TMUX_THSS1INS = 1 (Table 69), the value in TMUX_TS1INS[7:0] (Table 74) is inserted into the S1 byte of
the outgoing signal; otherwise, the associated TOAC value is inserted when TMUX_TTOAC_S1 = 1 (Table 79). If
both, TMUX_THSS1INS and TMUX_TTOAC_S1, are a logic zero, then the value inserted depends on the value of
the microprocessor interface block SMPR_OH_DEFLT (Table 15) bit. If SMPR_OH_DEFLT = 0, then all 0s are
inserted. If SMPR_OH_DEFLT = 1, then all 1s are inserted.
REI-L: M1 Insert
For STS-3/STM-1 modes, the M1 byte is allocated for use as a line remote error indication (REI). For STS-1, bits 0
to 3 of the M0 byte are used. The M0 or M1 bytes convey the count of interleaved bit blocks that have been
detected in error by the line BIP-8 (B2) detector on the received signal.
This function can be inhibited by asserting TMUX_THSLREIINH (Table 69). A bit error in the M0/M1 byte can be
inserted under user control. When TMUX_TLREIINS (Table 77) is asserted the corresponding M0 or M1 byte will
indicate one error each time the microprocessor interface block SMPR_BER_INSRT (Table 13) bit is asserted.
The TMUX provides a protection switch mux for REI-L insertion, controlled by TMUX_TLREIRDISEL (Table 69). If
TMUX_TLREIRDISEL = 1, then the REI-L value for insertion is taken from the value on the protection board rather
than from the receive side of the same TMUX.
APS Value and K2 Insert Control Parameters
When TMUX_THSAPSINS = 1 (Table 69), the K1 byte and the five most significant bits of the K2 byte are written
from TMUX_TAPSINS[12:0] (Table 75). When TMUX_THSAPSINS = 0, either all 0s or all 1s will be written,
depending on the value of microprocessor interface block SMPR_OH_DEFLT (Table 15) bit.
An APS babbling test is controlled with TMUX_TAPSBABINS (Table 78). Setting TMUX_TAPSBABINS = 1 forces
the K1[7:0], K2[7:3) to an inconsistent state: no three consecutive values are continuously the same.
When the transmit K2 software insert bit TMUX_THSK2INS = 1 (Table 69), data from bits TMUX_TK2INS[2:0]
(Table 75) is written into the K2[2:0] output bits. When TMUX_THSK2INS = 0, hardware insertion of RDI-L is
enabled.
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