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參數(shù)資料
| 型號(hào)： | OR4E14 |
| 廠商： | Lineage Power |
| 英文描述： | Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門陣列) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列） |
| 文件頁(yè)數(shù)： | 53/132頁(yè) |
| 文件大?。?/td> | 2667K |
| 代理商： | OR4E14 |
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Lucent Technologies Inc.
53
Preliminary Data Sheet
August 2000
ORCA Series 4 FPGAs
Phase-Locked Loops
(continued)
Table 32
.
DPLL DS-1/E-1 Specifications
A dedicated pin PLL_VF is needed for externally connecting a low-pass filter circuit, as shown in Table 33. This pro-
vides the specified DS–1/E–1 PLL operating condition.
0203(F).
Figure 31. PLL_VF External Requirements
Table 33. Dedicated Pin Per Package
Parameter
Min
1.425
3.0
–40
1.425
1.425
1.0
—
—
30
47
—
—
—
Nom
1.5
3.3
25
1.5
1.5
—
1.544
2.048
—
50
20
2.5
40
Max
1.575
3.6
125
1.575
1.575
2.5
—
—
70
53
—
—
—
Unit
V
V
°C
V
V
MHz
MHz
V
DD
1.5
V
DD
3.3
Operating Temp
Input Clock Voltage
Output Clock Voltage
Input Clock Frequency
Output Clock Frequency
Input Duty Cycle Tolerance
Output Duty Cycle
dc Power
Total On Current
Total Off Current
Cycle to Cycle Jitter (p-p)
%
%
mW
mA
pA
UIp-p
0.015 at 1.544 MHz
0.05 at 2.048 MHz
<1200
Lock Time
—
—
μs
Dedicated PLL_VF Pin Per Package
BA352
B24
BC432
C4
BM680
D30
P
LL
_VF
C
1
C
2
R
1
R
1
= 64 k
± 5%
C
1
= 100 pF
± 5%
C
2 =
10,000 pF ± 5%
V
SS
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