參數資料
型號： LM98640W-MPR
廠商： NATIONAL SEMICONDUCTOR CORP
元件分類： 模擬信號調理
英文描述： SPECIALTY ANALOG CIRCUIT, CQFP68
封裝： CERAMIC, QFP-68
文件頁數： 7/50頁
文件大?。?/td> 1688K
代理商： LM98640W-MPR
AC Timing Specifications
The following specifications apply for VDD33 = 3.3V, VDD18 = 1.8V, C
L = 10pF, and fINCLK = 15MHz unless otherwise specified.
Symbol
Parameter
Conditions
Notes
Typical
Min
Max
Units
Sub-
groups
Input Clock Timing Specifications
f
INCLK
Input Clock Frequency
INCLK = ADCCLK
5
40
MHz 9, 10, 11
(ADC Rate Clock)
T
dc
Input Clock Duty Cycle
50/50
40/60
60/40
%
9, 10, 11
Full Channel Latency Specifications
t
LAT
Pipeline Latency
10
T
ADC
LVDS Output Timing Specifications
t
DOD
Data Output Delay
f
INCLK = 40MHz
INCLK = ADCCLK
(ADC Rate Clock)
LVDS Output Specifications
not tested in production. Min/
Max guaranteed by design,
characterization and statistical
analysis.
6.44
7.50
ns
9, 10, 11
t
DSO
Dual Lane Mode
0.69
1.91
ns
9, 10, 11
Odd Data Setup
t
DSE
Dual Lane Mode
0.89
4.0
ns
9, 10, 11
Even Data Setup
t
QSR
Quad Lane Mode
0.63
2.00
ns
9, 10, 11
Data to Rising Clock Setup
t
QHF
Quad Lane Mode
0.53
1.60
ns
9, 10, 11
Falling Clock to Data Hold
Serial Interface Timing Specifications
f
SCLK
Input Clock Frequency
f
SCLK <= fINCLK
1
20
MHz 9, 10, 11
INCLK = ADCCLK
(ADC Rate Clock)
SCLK Duty Cycle
50/50
40/60
60/40
ns
9, 10, 11
t
IH
Input Hold Time
1
2.5
ns
9, 10, 11
t
IS
Input Setup Time
1
2.5
ns
9, 10, 11
t
SENSC
SCLK Start Time After SEN Low
1
1.5
ns
9, 10, 11
t
SCSEN
SEN High after last SCLK Rising
Edge
2
2.5
ns
9, 10, 11
t
SENW
SEN Pulse Width
6
8
ns
9, 10, 11
t
OD
Output Delay Time
10.54
11.6
ns
9, 10, 11
t
HZ
Data Output to High Z
1.2
1.23
T
SCLK
9, 10, 11
15
www.national.com
LM98640QML
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