(VDD = 1.8V ±10%; V
參數(shù)資料
型號: DS3105LN+
廠商: Maxim Integrated Products
文件頁數(shù): 15/124頁
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描述: IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝: 160
類型: 定時卡 IC,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum,電信
輸入: CMOS,LVDS,LVPECL,TTL
輸出: CMOS,LVDS,LVPECL,TTL
電路數(shù): 1
比率 - 輸入:輸出: 5:2
差分 - 輸入:輸出: 無/是
頻率 - 最大: 312.5MHz
電源電壓: 1.62 V ~ 1.98 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 托盤
DS3105
111
Table 10-6. LVPECL Level-Compatible Output Pins
(VDD = 1.8V ±10%; VDDIO = 3.3V ±5%, TA = -40°C to +85°C)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Differential Output Voltage
VODPECL
595
700
930
mV
Output Offset (Common Mode) Voltage
VOSPECL
25
°C (Note 1)
0.8
V
Difference in Magnitude of Output
Differential Voltage for Complementary
States
VDOSPECL
50
mV
Note 1:
With 100
load across the differential outputs.
Note 2:
The differential outputs can easily be interfaced to LVDS, LVPECL, and CML inputs on neighboring ICs using a few external
passive components. See App Note HFAN-1.0 for details.
Figure 10-1. Recommended Termination for LVDS Pins
DS3105
LVDS
I/O
ICnPOS
ICnNEG
100
(5%)
50
OC6POS
OC6NEG
50
100
(5%)
LVDS
DRIVER
LVDS
RECEIVER
Figure 10-2. Recommended Termination for LVPECL Signals on LVDS Input Pins
DS3105
LVDS
INPUTS
ICnPOS
ICnNEG
130
82
50
GND
3.3V
LVPECL
DRIVER
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PDF描述
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