參數(shù)資料
型號(hào): DS3105LN+
廠商: Maxim Integrated Products
文件頁數(shù): 116/124頁
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描述: IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 160
類型: 定時(shí)卡 IC,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum,電信
輸入: CMOS,LVDS,LVPECL,TTL
輸出: CMOS,LVDS,LVPECL,TTL
電路數(shù): 1
比率 - 輸入:輸出: 5:2
差分 - 輸入:輸出: 無/是
頻率 - 最大: 312.5MHz
電源電壓: 1.62 V ~ 1.98 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 托盤
DS3105
91
Register Name:
T0CR2
Register Description:
T0 Configuration Register 2
Register Address:
6Bh
Bit #
7
6
5
4
3
2
1
0
Name
PD2G8K[2:0]
DAMP[2:0]
Default
0
1
0
1
Bits 6 to 4: Phase Detector 2 Gain, 8kHz (PD2G8K[2:0]). This field specifies the gain of the T0 phase detector 2
with an input clock of 8kHz or less. This value is only used if automatic gain selection is enabled by setting PD2EN
= 1 in the T0CR3 register. See Section 7.7.5.
Bits 2 to 0: Damping Factor (DAMP[2:0]). This field configures the damping factor of the T0 DPLL. Damping
factor is a function of both DAMP[2:0] and the T0 DPLL bandwidth (T0ABW and T0LBW). The default value
corresponds to a damping factor of 5. See Section 7.7.4.
18Hz
35Hz
≥ 70Hz
001 =
1.2
010 =
2.5
011 =
5
100 =
5
10
101 =
5
10
20
000, 110, and 111 =
{unused values}
The gain peak for each damping factor is shown below:
DAMPING
FACTOR
GAIN PEAK (dB)
1.2
0.4
2.5
0.2
5
0.1
10
0.06
20
0.03
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PDF描述
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