參數(shù)資料
型號: DS3105LN+
廠商: Maxim Integrated Products
文件頁數(shù): 103/124頁
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描述: IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 160
類型: 定時卡 IC,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum,電信
輸入: CMOS,LVDS,LVPECL,TTL
輸出: CMOS,LVDS,LVPECL,TTL
電路數(shù): 1
比率 - 輸入:輸出: 5:2
差分 - 輸入:輸出: 無/是
頻率 - 最大: 312.5MHz
電源電壓: 1.62 V ~ 1.98 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 托盤
DS3105
8
3.
Block Diagram
Figure 3-1. Block Diagram
T0 DPLL
(Filtering, Holdover,
Hitless Switching,
Frequency Conversion)
Master Clock
Generator
OC6 POS/NEG
FSYNC
MFSYNC
IC3
IC4
IC5 POS/NEG
IC6 POS/NEG
IC9
Microprocessor Port
(SPI Serial)
and HW Control and Status Pins
Local
Oscillator
RS
T*
CS
CP
HA
SC
L
K
SD
I
SD
O
IN
T
R
E
Q
/
S
R
F
A
IL
T4 DPLL
(phase/freq.
measurement)
S
ON
S
D
H
/
GP
IO4
SR
C
SW
REFCLK
JTAG
Input
Clock
Selector,
Divider
and
Monitor
Output
Clock
Synthesizer
and
Selector
(Muxes,
7 DFS Blocks,
3 APLLs,
Output Dividers)
SYNC1
T
EST
O3
F
[1
]/
S
R
F
A
IL
O3
F
[2
]/
L
OC
K
SYNC3/ O3F0
SYNC2
OC3
JTRST*
JTMS
JTCLK
JTDI
JTDO
O6
F
[2
:0
]/
GP
IO[3
:1
]
PLL Bypass
See Figure 7-1 for a detailed view of the T0 and T4 DPLLs and the Output Clock Synthesizer and Selector block.
DS3105
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PDF描述
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