參數(shù)資料
型號(hào)： COLDFIRE3UM
英文描述： Version 3 ColdFire Core User＇s Manual
中文描述： 版本3 ColdFire內(nèi)核的用戶(hù)手冊(cè)
文件頁(yè)數(shù)： 7/253頁(yè)
文件大小： 1762K
代理商： COLDFIRE3UM
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TABLE OF CONTENTS (Continued)
Paragraph
Number
Page
Number
Title
MOTOROLA
ColdFire2/2M User’s Manual
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ix
2.4.1.1
2.4.1.2
2.4.1.3
2.4.1.4
2.4.1.5
2.4.1.6
2.4.1.7
2.4.1.8
2.4.1.9
2.4.1.10
2.4.1.11
2.4.1.12
2.4.2
2.4.2.1
2.4.2.2
2.4.2.3
2.4.2.4
2.4.2.5
2.4.3
2.4.3.1
2.4.3.2
2.4.3.3
2.4.3.4
2.4.3.5
2.4.3.6
2.4.3.7
2.5
2.5.1
2.5.2
2.5.3
2.5.4
2.5.5
2.5.6
2.6
2.6.1
Instruction Cache Address Bus (ICH_ADDR[14:2])...........................2-7
Instruction Cache Data Chip-Select (ICHD_CSB).............................2-7
Instruction Cache Data Input Bus (ICHD_DI[31:0]) ...........................2-7
Instruction Cache Data Output Bus (ICHD_DO[31:0]).......................2-7
Instruction Cache Data Strobe (ICHD_ST)........................................2-7
Instruction Cache Data Read/Write (ICHD_RWB).............................2-7
Instruction Cache Size (ICH_SZ[2:0])................................................2-8
Instruction Cache Tag Chip-Select (ICHT_CSB)...............................2-8
Instruction Cache Tag Input Bus (ICHT_DI[31:8]).............................2-8
Instruction Cache Tag Output Bus (ICHT_DO[31:8]) ........................2-8
Instruction Cache Tag Strobe (ICHT_ST)..........................................2-9
Instruction Cache Tag Read/Write (ICHT_RWB) ..............................2-9
Integrated ROM Signals.........................................................................2-9
ROM Address Bus (ROM_ADDR[14:2])............................................2-9
ROM Data Output Bus (ROM_DO[31:0])...........................................2-9
ROM Enable (ROM_ENB[1:0])..........................................................2-9
ROM Size (ROM_SZ[2:0]).................................................................2-9
ROM Valid (ROM_VLD)...................................................................2-10
Integrated SRAM Signals.....................................................................2-10
SRAM Address Bus (SRAM_ADDR[14:2])......................................2-10
SRAM Chip-Select (SRAM_CSB)....................................................2-10
SRAM Data Input Bus (SRAM_DI[31:0]) .........................................2-11
SRAM Data Output Bus (SRAM_DO[31:0]).....................................2-11
SRAM Size (SRAM_SZ[2:0])...........................................................2-11
SRAM Strobe (SRAM_ST[3:0]) .......................................................2-11
SRAM Read/Write (SRAM_RWB[3:0]) ............................................2-11
Debug Signals ...........................................................................................2-11
Break Point (BKPTB)............................................................................2-11
Debug Data (DDATA[3:0])....................................................................2-12
Development Serial Clock (DSCLK).....................................................2-12
Development Serial Input (DSI)............................................................2-12
Development Serial Output (DSO) .......................................................2-12
Processor Status (PST[3:0]).................................................................2-12
Test Signals...............................................................................................2-12
Integrated Memory Test Signals...........................................................2-12
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
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