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參數(shù)資料
| 型號： | COLDFIRE3UM |
| 英文描述： | Version 3 ColdFire Core User＇s Manual |
| 中文描述： | 版本3 ColdFire內(nèi)核的用戶手冊 |
| 文件頁數(shù)： | 124/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE3UM |
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Integrated Memories
5-18
ColdFire2/2M User’s Manual
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MOTOROLA
5.3.4 Power Management
As noted previously, depending upon the configuration defined by the ROMBAR, instruction
fetch accesses may be sent to the ROM module and the I-Cache simultaneously. If the
access is mapped to the ROM module, it sources the read data and the I-Cache access is
discarded. If the ROM is used only for data operands, power dissipation can be lowered by
asserting the ASn bits associated with instruction fetches. Additionally, if the ROM contains
only instructions, power dissipation can be reduced by masking operand accesses.
Consider the following examples of typical ROMBAR settings:
Data contained in ROM
ROMBAR[7:0]
Only code
Only data
Both code and data
$2B
$35
$21
5.4 RAM MODULE
The ColdFire2/2M has a dedicated bus to support an integrated RAM with the following
features:
0 - 32 Kbytes RAM, organized by RAM byte size/4 x 32 bits
RAM byte-size programmed with RAM_SZ[2:0] static signals
Single-cycle access
Physically located on processor’s high-speed local bus
Byte, word, longword address capability
Memory mapping defined by user
5.4.1 RAM Operation
The RAM module provides a general-purpose memory block that the ColdFire2/2M can
access in a single cycle. The RAM size is specified via the RAM_SZ[2:0] pins which are
static signals that need to stay valid for all operation. The location of the memory block may
be specified to any 0-modulo-[ICACHE byte size] address within the four gigabyte address
space. The memory is ideal for storing critical code or data structures, or for use as the
system stack. Since the RAM module physically is connected to the processor’s high-speed
local bus, it can service CPU-initiated accesses, or memory referencing commands from the
debug module.
Depending on configuration information, instruction fetches can be sent to both the
instruction cache and the RAM block simultaneously. If the instruction fetch address is
mapped into the region defined by the RAM, the RAM provides data back to the processor,
and the I-cache data is discarded. Accesses from the RAM module are not cached.
Generally, the RAM is loaded by copying a hex image from another memory region into the
RAM address space. This copy function can be performed by the processor during
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
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| COM2502P | UART |
| COM250A | 200V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
| COM350A | 400V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
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參數(shù)描述 |
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| COLD-PACK | 制造商:NTE Electronics 功能描述: |
| COLDS/002 | 制造商:Farnell / Duratool 功能描述:JOBBER DRILL SET 1.0-13.0X0.5MM |
| COLINKEX | 制造商:Embest Info&Tech Co Ltd 功能描述:ADAPTER DEBUG SW/JTAG 制造商:EMBEST 功能描述:ADAPTER, DEBUG, SW/JTAG 制造商:EMBEST 功能描述:DEBUGGER, LPC13XX; Silicon Family Name:LPC13xx; Core Architecture:ARM; Core Sub-Architecture:Cortex-M3; IC Product Type:Debugger; Features:Support Cortex M0 and Cortex M3 Devices, Support Software & JTAG Debugging ;RoHS Compliant: Yes |
| COLINKEX"LPC11C14 EVB | 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL CORTEX-M0 LPC11C14 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL, CORTEX-M0, LPC11C14 |
| COLINKEX_LPC11C14 EVB | 制造商:Embest Info&Tech Co Ltd 功能描述:BOARD EVAL LPC1114 W/ COLINK 制造商:Embest Info&Tech Co Ltd 功能描述:BOARD EVAL LPC1114 W/ COLINKEX 制造商:EMBEST 功能描述:BOARD, EVAL, LPC1114 W/ COLINKEX 制造商:EMBEST 功能描述:DEVELOPMENT TOOL, CORTEX-M0, LPC11C14; Silicon Manufacturer:NXP; Core Architecture:ARM; Core Sub-Architecture:Cortex-M0; Silicon Core Number:LPC11C14; Silicon Family Name:LPC11Cxx ;RoHS Compliant: Yes |
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