參數(shù)資料
型號(hào)： COLDFIRE3UM
英文描述： Version 3 ColdFire Core User＇s Manual
中文描述： 版本3 ColdFire內(nèi)核的用戶手冊(cè)
文件頁數(shù)： 64/253頁
文件大小： 1762K
代理商： COLDFIRE3UM
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Master Bus Operation
MOTOROLA
ColdFire2/2M User’s Manual
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3-5
space accesses are operand fetches that are not in one of the PC relative addressing
modes.
3.2.1.2 ALTERNATE MASTER ACCESS.
bus transfer, the
MTT
[1:0] signals should be driven with the alternate master access
encoding by the alternate master. The
MTM
[2:0] encoding is the same as that for the
ColdFire2/2M access.
When an alternate master requests a master
3.2.1.3 EMULATOR MODE ACCESS.
emulator mode accesses on the master bus. This is controlled by the configuration/status
register (
CSR
) in the Debug module. Refer to
Accesses made while in emulator mode generate
Section 7.4.1.1 Emulator Mode
.
Emulator mode accesses result in he
MTT
[1:0] signals being driven with the emulator mode
access encoding. The encoding of the
MTM
[2:0] signals will be one of the emulator mode
encodings depending on the address space as defined for the ColdFire2/2M access.
3.2.1.4 INTERRUPT ACKNOWLEDGE ACCESS.
indicated as an acknowledge/CPU space access on the
MTT
[1:0] signals (the encoding
depends on the interrupt acknowledge mode). If the ColdFire2/2M is in the ColdFire interrupt
acknowledge mode, the
MTM
[2:0] signals are driven with the pending interrupt level
number. In the 68K interrupt acknowledge mode, the MTM[2:0] signals will be driven high.
Refer to
Section 3.7 Interrupt Acknowledge Bus Cycles
Interrupt acknowledge bus cycles are
.
3.2.1.5 CPU SPACE ACCESS.
CPU space access on the
MTT
[1:0] signals. The
MTM
[2:0] signals are driven with a CPU
space encoding. The specific encoding depends on the interrupt acknowledge mode. Many
debug commands and MOVEC instructions result in CPU space accesses.
CPU space accesses are indicated as a acknowledge/
3.2.2 Data Bus Requirements
The ColdFire2/2M designates all operands for transfers on a byte-boundary system. A line-
sized operand (16 bytes) is four longwords. For all data transfers,
MADDR
[31:2] indicates
the longword base address of the first byte of the reference item. MADDR[1:0] indicates the
byte offset from this base address. The
MSIZ
[1:0] signals along with the low-order two
address signals are used to determine how the data bus is used.
Table 3-5
indicates the
MRDATA
[31:0] requirements for slave devices when responding to read transfers. A “-”
indicates a “don’t care”, i.e. the value is ignored.
Table 3-5. MRDATA Requirements for Read Transfers
TRANSFER SIZE
Byte
MSIZ[1:0] MADDR[1:0]
01
01
01
01
10
10
00
11
MRDATA[31:24]
Byte Data
-
-
-
MRDATA[23:16]
-
Byte Data
-
-
Word Data
-
MRDATA[15:8]
-
-
Byte Data
-
MRDATA[7:0]
-
-
-
Byte Data
00
01
10
11
00
10
00
00
Word
-
Word Data
Long
Line
Longword Data
First Longword Data
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
COM150A 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package
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