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參數(shù)資料
| 型號： | COLDFIRE3UM |
| 英文描述： | Version 3 ColdFire Core User＇s Manual |
| 中文描述： | 版本3 ColdFire內(nèi)核的用戶手冊 |
| 文件頁數(shù)： | 145/253頁 |
| 文件大小： | 1762K |
| 代理商： | COLDFIRE3UM |
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Debug Support
7-8
ColdFire2/2M User’s Manual
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MOTOROLA
Both DSCLK and DSI are synchronous inputs and must meet input setup and hold times
with respect to CLK. The DSCLK signal essentially acts as a pseudo “clock enable” and is
sampled on the rising edge of CLK. If the setup time of DSCLK is met, then the internal logic
transitions on the rising edge of CLK, and DSI is sampled on the same CLK rising edge. The
DSO output is specified as a delay from the DSCLK-enabled CLK rising edge. All events in
the debug module’s serial state machine are based on the rising edge of the microprocessor
clock (see
Figure 7-4
below). Also refer to the Electrical Characteristics section of this
manual.
7.3.2.1 RECEIVE PACKET FORMAT.
long,16 data bits plus a status bit, as shown below in
Figure 7-5
.
The basic receive packet of information is 17 bits
Figure 7-3. BDM Serial Transfer
Figure 7-4. BDM Signal Sampling
16
S
15
0
DATA FIELD [15:0]
Figure 7-5. Receive BDM Packet
CLK
DSCLK
16
15
14
0
DSI
16
15
14
1
0
DSO
CLK
DSCLK
DSI
DSO
F
Freescale Semiconductor, Inc.
n
.
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