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參數(shù)資料
| 型號： | UPD780076 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁數(shù)： | 340/592頁 |
| 文件大?。?/td> | 3307K |
| 代理商： | UPD780076 |
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340
CHAPTER 18 SERIAL INTERFACE IIC0 (
μ
PD780078Y SUBSERIES ONLY)
User
’
s Manual U14260EJ3V1UD
Figure 18-5. Format of IIC Control Register 0 (IICC0) (2/4)
WTIM0
Control of wait and interrupt request generation
0
Interrupt request is generated at the eighth clock
’
s falling edge.
Master mode:
After output of eight clocks, clock output is set to low level and wait is set.
Slave mode:
After input of eight clocks, the clock is set to low level and wait is set for master device.
1
Interrupt request is generated at the ninth clock
’
s falling edge.
Master mode:
After output of nine clocks, clock output is set to low level and wait is set.
Slave mode:
After input of nine clocks, the clock is set to low level and wait is set for master device
.
This bit
’
s setting is invalid during an address transfer and is valid after the transfer is completed. When in master
mode, a wait is inserted at the falling edge of the ninth clock during address transfers. For a slave device that
has received a local address, a wait is inserted at the falling edge of the ninth clock after an ACK signal is issued.
When the slave device has received an extension code, a wait is inserted at the falling edge of the eighth clock.
Condition for clearing (WTIM0 = 0)
Note
Condition for setting (WTIM0 = 1)
Cleared by instruction
When RESET is input
Set by instruction
ACKE0
Acknowledgment control
0
Disable acknowledgment.
1
Enable acknowledgment. During the ninth clock period, the SDA0 line is set to low level. However,
the ACK is invalid during address transfers and is valid when EXC0 = 1.
Condition for clearing (ACKE0 = 0)
Note
Condition for setting (ACKE0 = 1)
Cleared by instruction
When RESET is input
Set by instruction
Note
This flag
’
s signal is invalid when IICE0 = 0.
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