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參數(shù)資料
| 型號： | UPD780076 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁數(shù)： | 325/592頁 |
| 文件大?。?/td> | 3307K |
| 代理商： | UPD780076 |
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CHAPTER 17 SERIAL INTERFACE CSI1
325
User
’
s Manual U14260EJ3V1UD
(2) Communication operation
In the 3-wire serial I/O mode, data is transmitted or received in 8-bit units. Each bit of data is transmitted or
received in synchronization with the serial clock.
Data can be transmitted or received if bit 6 (TRMD1) of serial operation mode register 1 (CSIM1) is 1.
Transmission/reception is started when a value is written to transmit buffer register 1 (SOTB1). Data can be
received when bit 6 (TRMD1) of serial operation mode register 1 (CSIM1) is 0. Reception is started when data
is read from serial I/O shift register 1 (SIO1).
However, if bit 5 (SSE1) of CSIM1 is set to 1 in slave mode, the operation is as follows.
<1> Low level input to the SS1 pin
→
Transmission/reception is started when SOTB1 is written, or reception is started when SIO1 is read.
<2> High level input to the SS1 pin
→
Transmission/reception or reception is held, therefore, even if SOTB1 is written or SIO1 is read,
transmission/reception or reception will not be started.
<3> Data is written to SOTB1 or data is read from SIO1 while a high level is input to the SS1 pin, then a low
level is input to the SS1 pin
→
Transmission/reception or reception is started.
<4> A high level is input to the SS1 pin during transmission/reception or transmission
→
Transmission/reception or reception is suspended.
After communication has been started, bit 0 (CSOT1) of CSIM1 is set to 1. When communication of 8-bit data
has been completed, a communication completion interrupt request flag (CSIIF1) is set, and CSOT1 is cleared
to 0. Then the next communication is enabled.
Cautions 1. Do not access the control register and data register when CSOT1 = 1 (during serial
communication).
2. When bit 5 (SSE1) of CSIM1 is set to 1 in slave mode, input a low level to the SS1 pin one
clock or more before the clock operation starts.
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