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參數(shù)資料
| 型號： | STLC7545 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Enhanced V.34 BIS Analog Front-End(單片模擬前端) |
| 中文描述： | 國際清算銀行增強(qiáng).34模擬前端（單片模擬前端） |
| 文件頁數(shù)： | 39/53頁 |
| 文件大?。?/td> | 378K |
| 代理商： | STLC7545 |
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VI - PROGRAMMABLE FUNCTIONS
(continued)
VI.2.8- Receive SamplingClock Frequency Programming.Divisor Rank
Table 35 :
ReceiveSampling Clock FrequencyProgramming.Divisor Rank
RxCR1 Register
Sampling Clock frequency
Fsr=FQ/(M x Q x V)
(1)
Divisor rank
M
3
4 (INI)
D7
M0
0
1
-
-
-
-
D6
Q1
-
-
0
0
1
1
D5
Q0
-
-
0
1
0
1
D4
U2
-
-
-
-
-
-
D3
U1
-
-
-
-
-
-
D2
U0
-
-
-
-
-
-
D1
P0
-
-
-
-
-
-
D0
ECK
-
-
-
-
-
-
Q (2)
5 (INI) (4.5)
6 (5.5)
7 (6.5)
8 (7.5)
INI : initial value
Notes :
1. The V divider is programmed in the RxCR3 Register
2. To use the fractional divider bits HQ1 and HQ0 in Table 41 must be set to”1” (otherwise they are set to ”0”).
VI.2.9- Receive Baud Rate Frequency Programming. DivisorRank
Table 36 :
ReceiveBaud Rate FrequencyProgramming. Divisor Rank
RxCR1 Register
Baud rate frequency
Rxrclk = Fsr / U
Divisor Rank
U
D7
M0
-
-
-
-
-
-
-
-
D6
Q1
-
-
-
-
-
-
-
-
D5
Q0
-
-
-
-
-
-
-
-
D4
U2
0
0
0
0
1
1
1
1
D3
U1
0
0
1
1
0
0
1
1
D2
U0
0
1
0
1
0
1
0
1
D1
P0
-
-
-
-
-
-
-
-
D0
ECK (1)
-
-
-
-
-
-
-
-
3 (INI)
4
5
6
8
12
16
16
INI : initial value
Note :
1. ECKbit is usedto enablethe RxRCLKandRxHSCLK outputs(as wellas TxRCLKandTxHSCLKclock outputs) when setatlogical 1.
The baud rate clock must be programmed to its correct value even though the corresponding output pin is disabled (ECK = 0).
VI.2.10- HighestSynchronous Transmit Bit Frequency Programming. Divisor Rank
Table 37 :
HighestSynchronousTransmit Bit FrequencyProgramming. Divisor Rank
RxCR1 Register
Highest Synchronous Receive frequency
Rxhsclk=FQ/P0
Divisor Rank
P
D7
M0
-
-
-
-
D6
Q1
-
-
-
-
D5
Q0
-
-
-
-
D4
U2
-
-
-
-
D3
U1
-
-
-
-
D2
U0
-
-
-
-
D1
P0
0
1
-
-
D0
ECK
-
-
0
1
3 (INI)
4
Disable RxRCLK, RxHSCLK, TxRCLK and TxHSCLK Output
Enable RxRCLK, RxHSCLK, TxRCLK and TxHSCLK Output (INI)
INI : initial value
STLC7545
39/53
相關(guān)PDF資料 |
PDF描述 |
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| STLVD210 | DIFFERENTIAL LVDS CLOCK DRIVER |
| STLVD210BF | DIFFERENTIAL LVDS CLOCK DRIVER |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| STLC7546TQFP4Y | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MODEM CIRCUIT|ANALOG FRONT END|CMOS|QFP|44PIN|PLASTIC |
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