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參數(shù)資料
| 型號(hào)： | STLC7545 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Enhanced V.34 BIS Analog Front-End(單片模擬前端) |
| 中文描述： | 國(guó)際清算銀行增強(qiáng).34模擬前端（單片模擬前端） |
| 文件頁數(shù)： | 34/53頁 |
| 文件大小： | 378K |
| 代理商： | STLC7545 |
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Phase Shift
% U
% Y
% Q
OSmode
Rxoclk
Fsr
Phase Shift
Phase Shift
R
R
R
Rxsync
Rxclk = FQ/(N x R x S x T x CS)
Rxrclk= Fsr/U
FQ
Up to 38MHz
RxHSCLK
RxOCLK
RxSYNC
Rxsync
R
RxRCLK
Coarse
Phase
Shift
M - 1
% M
M+ 1
N - 1
% N
N + 1
P - 1
% P
P + 1
% V
(128 or 160)
or 192
% R x S x T x CS
7
Figure 11 :
ReceiveClock Generator
VI - PROGRAMMABLE FUNCTIONS
(continued)
VI.2- RECEIVESECTION
Thedifferent Receive(Rx) clocksare derivedfrom
the master clock (FQ) using the dividers shown in
Figure 11.
The counters of the Rx clock system (without the
RxHSCLK) are reset when powering on the
STLC7545and when the NLPR input level is low.
They canalso be reset, undersoftwarecontrol,on
the next falling edge of the RxRCLK receive baud
rate clock when the RxCR0, RxCR1 or RxCR3
registerareaccessed:thisfeatureis usedto fixthe
phaseof the bitrate clockwith respectto the baud
rate clock, e.g.after eachmodificationof the bit or
baud rate value.
STLC7545
34/53
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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